特許
J-GLOBAL ID：201003089299641039

半導体装置

発明者：
大津賀 一雄

大津賀 一雄 について

, 
長田 健一

長田 健一 について

, 
佐圓 真

佐圓 真 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (2件)： 井上 学 ,  戸田 裕二
公報種別：公開公報
出願番号（国際出願番号）：特願2009-010499
公開番号（公開出願番号）：特開2010-171092
出願日： 2009年01月21日
公開日（公表日）： 2010年08月05日
要約：
【課題】 積層された演算LSI間の通信及び演算を同期化することで、システム全体の性能向上を図る。【解決手段】 積層されたCOMLSI及びLGLSI1は、水晶発振器クロック信号を逓倍するPLL、クロック信号を分配するクロックパルスジェネレータ、フリップフロップ回路を具備する。LGLSI1は、クロック位相比較器(CMP)、ディレイコントローラ(Delay_CTL)、ディレイチェイン(Delay_Chain)からなるDLL回路を具備する。COMLSIとLGLSI1の通信及び演算を同期させるため、COMLSIから同期用基準クロック信号が貫通電極(TVCLK)を介してLGLSI1に送信される。DLL回路により、LGLSI1の内部クロック信号はCOMLSIから同期用基準クロック信号に同期する。【選択図】 図6
請求項（抜粋）：
第1クロック信号が供給される複数の第1フリップフロップと、前記複数の第1フリップフロップの間に接続される第1論理回路とを有する第1LSIと、 前記第1LSIとは異なるチップに形成され、第2クロック信号が供給される複数の第2フリップフロップと、前記複数の第2フリップフロップの間に接続される第2論理回路とを具備し、 前記第1LSIと前記第2LSIは、一つの半導体パッケージ内に積層され、 前記第1LSIは、前記第1クロック信号に基づいて前記第2LSIにデータを送信し、 前記第2LSIは、前記第2クロック信号に基づいて前記第1LSIから送信されたデータを受信し、 前記第2クロック信号は、前記第1クロック信号と同期するように制御されることを特徴とする半導体装置。
IPC (9件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H03K 5/15 ,  H01L 21/822 ,  H01L 27/04 ,  H03K 5/00 ,  H03K 19/177 ,  G06F 1/06
FI (7件)：
H01L25/08 Z ,  H03K5/15 P ,  H01L27/04 D ,  H01L27/04 E ,  H03K5/00 V ,  H03K19/177 ,  G06F1/04 312
Fターム (25件)：
5B079AA06 ,  5B079BC03 ,  5B079CC14 ,  5B079DD04 ,  5F038AZ04 ,  5F038BE07 ,  5F038CD06 ,  5F038DF04 ,  5F038DF05 ,  5F038DF08 ,  5F038EZ07 ,  5F038EZ20 ,  5J039EE16 ,  5J039KK01 ,  5J039KK09 ,  5J039KK10 ,  5J039KK13 ,  5J039KK20 ,  5J039MM03 ,  5J042BA03 ,  5J042BA19 ,  5J042CA15 ,  5J042CA20 ,  5J042DA03 ,  5J042DA06
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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