特許
J-GLOBAL ID：201003095618517885

半導体装置

発明者：
芝 健夫

芝 健夫 について

, 
川崎 昌宏

川崎 昌宏 について

, 
藤森 正成

藤森 正成 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (2件)： 井上 学 ,  戸田 裕二
公報種別：公開公報
出願番号（国際出願番号）：特願2008-283861
公開番号（公開出願番号）：特開2010-114171
出願日： 2008年11月05日
公開日（公表日）： 2010年05月20日
要約：
【課題】 ソース電極及びドレイン電極よりも低精度の製造方法でゲート電極と半導体層を形成し、それらの位置ズレが発生した場合でも、半導体装置の安定な特性を維持しつつ、歩留まりを向上させる構造を提供するものである。【解決手段】 塗布法、滴下法、印刷法で、TFTのゲート電極と、ソース電極及びドレイン電極と、半導体層のパターニングを行う。この際、櫛歯状ドレイン電極と櫛歯状ソース電極とは嵌めあわされ、さらに、ソース電極及びドレイン電極の櫛背部と間隔を空けてゲート電極及び半導体層を配置し、このゲート電極と半導体層は、前記櫛歯の延伸方向(チャネル幅の方向)で幅が異なり、一方が他方を内包するように配置しておくことで、位置ズレマージンが高まる。【選択図】 図1
請求項（抜粋）：
第1の方向に突き出たn(nは1以上の整数)本の櫛歯部を有する櫛状のドレイン電極と、 第1の方向に突き出たn+1本の櫛歯部を有する櫛状のソース電極と、 前記第1の方向と直交する第2の方向に伸びるゲート電極と、 前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の層に配置されゲート絶縁膜と、 前記ゲート電極と重なる位置に配置された半導体層とを備え、 前記ドレイン電極の櫛歯が、前記ソース電極の櫛歯の間に嵌め合わされている半導体装置において、 前記半導体層と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、 前記ゲート電極と、前記ソース電極及びドレイン電極の櫛背部とは重ならず、それらの櫛歯部でのみ重なり、 前記第1の方向において、前記半導体層と前記ゲート電極の一方は他方よりも広く、他方が一方に内包されていることを特徴とする半導体装置。
IPC (4件)：
H01L 29/786 ,  H01L 51/05 ,  H01L 51/40 ,  H01L 21/336
FI (5件)：
H01L29/78 616T ,  H01L29/78 618B ,  H01L29/28 100A ,  H01L29/28 310J ,  H01L29/78 627C
Fターム (21件)：
5F110AA30 ,  5F110BB01 ,  5F110BB03 ,  5F110BB04 ,  5F110CC03 ,  5F110CC05 ,  5F110DD01 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF27 ,  5F110GG01 ,  5F110GG02 ,  5F110GG05 ,  5F110GG23 ,  5F110GG28 ,  5F110GG29 ,  5F110GG42 ,  5F110HK32 ,  5F110HM04 ,  5F110HM12
引用特許：
出願人引用 (1件)
  • 回路の製造方法
    公報種別：公表公報   出願番号：特願2004-506090   出願人：セイコーエプソン株式会社
審査官引用 (3件)

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