特許
J-GLOBAL ID:200903054613979539

薄膜トランジスタアレイおよびその製造方法

発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2008-012419
公開番号(公開出願番号):特開2008-205451
出願日: 2008年01月23日
公開日(公表日): 2008年09月04日
要約:
【課題】 本発明は、クシ型電極を用いた薄膜トランジスタのフィードスルーを低減しつつ、電極の電気抵抗の増大や作製の難しさを改善した薄膜トランジスタアレイを提供することを課題とする。【解決手段】 ソース・ドレイン電極をクシ型とし、ドレイン電極の幅をソース電極の幅より細くし、ドレイン電極あるいはソース・ドレイン電極の根元をテーパー状にすることにより、電気抵抗の増大を抑制し、かつ歩留まりを向上した薄膜トランジスタアレイ。【選択図】 図1
請求項(抜粋):
絶縁基板上に、少なくともゲート配線に接続されたゲート電極と、ゲート絶縁膜と、ソース配線に接続されたソース電極と、画素電極に接続されたドレイン電極と、前記ソース電極と前記ドレイン間に形成された半導体層とを有する薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイであって、前記ソース電極と前記ドレイン電極がクシ型であり、且つ前記ドレイン電極の幅が前記ソース電極の幅より小さいことを特徴とする薄膜トランジスタアレイ。
IPC (6件):
H01L 29/786 ,  H01L 21/336 ,  H01L 51/05 ,  H01L 21/28 ,  H01L 29/417 ,  G09F 9/33
FI (7件):
H01L29/78 616T ,  H01L29/78 618B ,  H01L29/78 616K ,  H01L29/28 100A ,  H01L21/28 301B ,  H01L29/50 M ,  G09F9/33 Z
Fターム (91件):
4M104AA03 ,  4M104AA06 ,  4M104AA09 ,  4M104AA10 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB16 ,  4M104BB36 ,  4M104CC01 ,  4M104DD51 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104EE18 ,  4M104FF11 ,  4M104FF21 ,  4M104GG09 ,  4M104GG14 ,  4M104HH13 ,  4M104HH16 ,  4M104HH20 ,  5C094AA21 ,  5C094AA42 ,  5C094AA43 ,  5C094BA03 ,  5C094CA19 ,  5C094DB04 ,  5C094EA04 ,  5C094FA02 ,  5C094FB14 ,  5C094GB10 ,  5F110AA02 ,  5F110AA03 ,  5F110AA07 ,  5F110AA16 ,  5F110AA17 ,  5F110AA26 ,  5F110AA28 ,  5F110BB01 ,  5F110CC01 ,  5F110CC03 ,  5F110CC05 ,  5F110CC07 ,  5F110DD01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF27 ,  5F110FF28 ,  5F110GG04 ,  5F110GG05 ,  5F110GG25 ,  5F110GG28 ,  5F110GG29 ,  5F110GG42 ,  5F110GG43 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK32 ,  5F110HK33 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL07 ,  5F110HL22 ,  5F110HL23 ,  5F110HM04 ,  5F110HM12 ,  5F110NN03 ,  5F110NN05 ,  5F110NN27 ,  5F110NN33 ,  5F110NN71 ,  5F110NN73 ,  5F110QQ06 ,  5F110QQ14
引用特許:
審査官引用 (13件)
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