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J-GLOBAL ID：201102288061012463   整理番号：11A0582528

逐次比較近似ADCコンパレータ・オフセット影響の冗長アルゴリズムによるディジタル補正技術

著者 (9件)： 小川智彦 (群馬大 大学院工学研究科) ,  松浦達治 (東京都市大 知識工) ,  小林春夫 (群馬大 大学院工学研究科) ,  高井伸和 (群馬大 大学院工学研究科) ,  堀田正生 (半導体理工学研究セ) ,  SAN Hao (半導体理工学研究セ) ,  阿部彰 (東京都市大 知識工) ,  八木勝義 (東京都市大 知識工) ,  森俊彦 (東京都市大 知識工)
資料名： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
巻： J94-C  号： 3  ページ： 68-78  発行年： 2011年03月01日 
JST資料番号： S0623C  ISSN： 1345-2827  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 研究機関IMECより逐次比較近似A-D変換器(SAR ADC)の低消費電力化の技術が二つ提案されている(コンパレータを二つ用いる方式及び電荷共有型方式)。しかしそれらはコンパレータ・オフセットの影響によりSAR ADCの線形性が劣化するという特有の問題があるので,コンパレータ・オフセットをアナログ的に校正している。本論文では,これらのSAR ADCの低消費電力化技術に逐次比較近似冗長アルゴリズムを併用してコンパレータ・オフセットの影響をディジタル補正することでアナログ校正を不要にする方式を提案する。提案ディジタル補正方式はCMOS微細化の進展に伴いアナログ校正に比べ実現がより有利になることが期待できる。(著者抄録)

シソーラス用語： *AD変換器 ,  *補正 ,  消費電力 ,  コンパレータ ,  線形性 ,  アルゴリズム ,  ディジタル方式
準シソーラス用語： 低消費電力化 ,  逐次比較近似冗長アルゴリズム

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (7件)：

• V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. V. Plas, and J. Craninckx, “An 820μW 9b 40 MS/s noise-tolerant dynamic SAR ADC in 90 nm digital CMOS,” Tech. Digest of ISSCC, pp. 238-239, San Francisco, Feb.2008.
• J. Craninckx and G. Van der Plas, “A 65 fJ/conversionstep 0-to-50 Ms/s 0-to-0.7mW 9b charge-sharing SAR ADC in 90 nm digital CMOS,” Tech. Digest of ISSCC, pp. 246-247, San Francisco, Feb.2007.
• M. Hesener, T. Eichler, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40 MS/s redundant SAR ADC with 480 MHz clock in 0.13 μm CMOS,” Tech. Digest of ISSCC, pp. 248-249, San Francisco, Feb.2007.
• F. Kuttner, “A 1.2 V 10b 20 MS/S non-binary successive approximation ADC in 0.13μm CMOS,” Tech. Digest of ISSCC, pp. 176-177, San Francisco, Feb.2002.
• T. Ogawa, H. Kobayashi, M. Hotta, Y. Takahashi, H. San, and N. Takai, “SAR ADC algorithm with redundancy,” IEEE Asia Pacific Conference on Circuits and Systems, pp. 268-271, Macao, China, Dec.2008.

タイトルに関連する用語 (7件)： 近似 ,  ADC ,  コンパレータ ,  オフセット ,  冗長 ,  アルゴリズム ,  ディジタル