特許

J-GLOBAL ID：201103001447345170

半導体メモリ装置および半導体メモリ装置の駆動方法および半導体装置の作製方法

発明者： 竹村 保彦
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-033241
公開番号（公開出願番号）：特開2011-192982
出願日： 2011年02月18日
公開日（公表日）： 2011年09月29日
要約：

【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体装置を提供する。【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に、書き込みトランジスタのソースを書き込みビット線に、読み出しトランジスタのソースとドレインとを、それぞれ、読み出しビット線及びバイアス線に接続する。さらに、キャパシタの他方の電極を読み出しワード線に接続する。配線数を減らすために、読み出しビット線を書き込みビット線で代用する。そして、読み出しビット線を、基板上に形成された溝状の開口部に埋め込むように形成する。【選択図】図9

請求項（抜粋）：

基板上に設けられた第1の配線、第2の配線、第3の配線、第4の配線と、複数の記憶セルよりなるマトリクス状の半導体メモリ装置において、 前記第1の配線と前記第2の配線、および前記第3の配線と前記第4の配線はそれぞれ平行であり、 前記第1の配線と前記第3の配線は直交し、 前記記憶セルの少なくとも1つは、第1のトランジスタと第2のトランジスタとキャパシタを有し、 前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよびキャパシタの一方の電極に接続し、 前記第1のトランジスタのゲートは前記第1の配線に接続し、 前記第1のトランジスタのソース及び前記第2のトランジスタのソースは前記第3の配線に接続し、 前記第2のトランジスタのドレインは前記第4の配線に接続し、 前記キャパシタの他方の電極は前記第2の配線に接続し、 前記第3の配線は前記第1の配線と前記基板の間に設けられていることを特徴とする半導体メモリ装置。

IPC (5件)：

H01L 21/824 ,  H01L 27/108 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L27/10 321 ,  H01L27/10 434 ,  H01L29/78 371

Fターム (34件)：

5F083AD10 ,  5F083AD69 ,  5F083EP22 ,  5F083GA05 ,  5F083GA06 ,  5F083GA09 ,  5F083GA12 ,  5F083GA21 ,  5F083GA27 ,  5F083HA02 ,  5F083HA06 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083LA02 ,  5F083NA01 ,  5F083PR05 ,  5F083PR40 ,  5F083ZA21 ,  5F083ZA28 ,  5F101BA17 ,  5F101BD02 ,  5F101BD30 ,  5F101BD33 ,  5F101BD35 ,  5F101BD39 ,  5F101BE02 ,  5F101BE05 ,  5F101BF02 ,  5F101BF03 ,  5F101BF05 ,  5F101BF09 ,  5F101BH15

引用特許：

審査官引用 (7件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平11-215800   出願人：ソニー株式会社
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-142960   出願人：株式会社日立製作所
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平6-112997   出願人：三菱電機株式会社
• 特開平4-099060
  
• 特開平2-054572
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-221776   出願人：ソニー株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2005-112495   出願人：株式会社ルネサステクノロジ