特許
J-GLOBAL ID：201103002840052598

半導体装置の製造方法

発明者：
梁 元碩

梁 元碩 について

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金 奇南

金 奇南 について

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趙 昶賢

趙 昶賢 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (2件)： 志賀 正武 ,  渡邊 隆
公報種別：特許公報
出願番号（国際出願番号）：特願平11-140818
公開番号（公開出願番号）：特開平11-345951
特許番号：特許第4119037号
出願日： 1999年05月20日
公開日（公表日）： 1999年12月14日
請求項（抜粋）：
【請求項1】 セルアレー領域と周辺回路領域を定義するため半導体基板上に素子隔離領域を形成する段階と、 前記セルアレー領域の半導体基板上に第1ゲート電極、周辺回路領域の半導体基板上に第2ゲート電極及び第3ゲート電極を形成する段階と、 前記第2ゲート電極及び前記第3ゲート電極をマスクとして用い、前記第2ゲート電極及び前記第3ゲート電極の両側の半導体基板上に低濃度第1導電型不純物イオンを注入して第1導電型の第1不純物注入層を形成する段階と、 前記第1ゲート電極、第2ゲート電極及び第3ゲート電極の両側壁に第1スペーサをそれぞれ形成する段階と、 前記第1ゲート電極及び前記第1ゲート電極の第1スペーサをマスクとして用いて前記第1ゲート電極の第1スペーサ両側の半導体基板上に低濃度第1導電型不純物イオンを注入して第1導電型の第2不純物注入層を形成する段階と、 前記第3ゲート電極及び前記第3ゲート電極の第1スペーサをマスクとして用いて前記第3ゲート電極の第1スペーサ両側の半導体基板上に低濃度第2導電型不純物イオンを注入して第2導電型の第3不純物注入層を形成する段階と、 前記第1、第2及び第3ゲート電極を含んで前記半導体基板上にスペーサ形成用絶縁膜を形成する段階と、 前記周辺回路領域の前記スペーサ形成用絶縁膜をエッチングして前記第2ゲート電極及び第3ゲート電極の両側壁の第1スペーサ上に第2スペーサを形成する段階と、 前記第2ゲート電極及びその第1及び第2スペーサをマスクとして用い、前記第2ゲート電極の第1及び第2スペーサ両側の半導体基板上に高濃度第1導電型不純物イオンを注入して第1導電型の第4不純物注入層を形成する段階と、 前記第3ゲート電極及び第3ゲート電極の第1及び第2スペーサをマスクとして用い、前記第3ゲート電極の第2スペーサ両側の高濃度第2導電型不純物イオンを注入して第2導電型の第5不純物注入層を形成する段階とを含む半導体装置の製造方法。
IPC (5件)：
H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 27/10 ( 200 6.01) ,  H01L 21/8238 ( 200 6.01) ,  H01L 27/092 ( 200 6.01)
FI (4件)：
H01L 27/10 681 F ,  H01L 27/10 481 ,  H01L 27/08 321 E ,  H01L 27/08 321 K
引用特許：
出願人引用 (8件)
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審査官引用 (11件)
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