特許
J-GLOBAL ID：201103003784034260
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2010-276784
公開番号（公開出願番号）：特開2011-055006
出願日： 2010年12月13日
公開日（公表日）： 2011年03月17日
要約：
【課題】パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。また、半導体チップのサイズを縮小化できる技術を提供することにある。【解決手段】半導体チップ20には、パワートランジスタが形成されたパワートランジスタ形成領域21、ロジック回路が形成されたロジック回路形成領域22およびアナログ回路が形成されたアナログ回路形成領域23が形成されている。そして、パワートランジスタ形成領域21には、パッド25が形成されており、このパッド25とリード27aとはワイヤ29よりも断面積の大きいクリップ28で接続されている。一方、ボンディングパッド24は、ワイヤ29によって接続されている。【選択図】図5
請求項（抜粋）：
(a)複数のリードが形成されたリードフレームを準備する工程と、
(b)前記リードフレーム上に表面に複数のボンディングパッドが配置された半導体チップを搭載する工程と、
(c)前記複数のボンディングパッドと前記複数のリードのそれぞれを電気的に接続する工程と、
(d)前記半導体チップと前記複数のリードの一部を封止体により封止する工程と、
(e)前記封止体から露出した前記複数のリードを端子形成する工程と、を有し、
前記半導体チップには、パワートランジスタと前記パワートランジスタを制御する制御用集積回路が形成されており、
前記複数のボンディングパッドは、前記パワートランジスタと電気的に接続された第1ボンディングパッドと、前記制御用集積回路と電気的に接続された第2ボンディングパッドと、を含み、
前記複数のリードは、第1リードと、第2リードと、を含み、
前記(c)工程は、
(c1)前記第1ボンディングパッドと第1外部端子とを、第1導電体により電気的に接続する工程と、
(c2)前記第2ボンディングパッドと第2外部端子とを、前記第1導電体の断面積よりもその断面積が小さい第2導電体により電気的に接続する工程と、を有し、
前記半導体チップは、平面視において、前記制御用集積回路が、前記第1ボンディングパッドと前記第2ボンディングパッドとに重ならないように配置されており、さらに平面視において、前記パワートランジスタが、前記第1ボンディングパッドと重なるように前記第1ボンディングパッド下に配置されていることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/60
, H01L 25/07
, H01L 25/18
H01L21/60 301B
, H01L25/04 C
, H01L21/60 321E
