半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：特許公報
出願番号（国際出願番号）：特願平11-204658
公開番号（公開出願番号）：特開2001-035194
特許番号：特許第4266254号
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
請求項（抜粋）：

【請求項1】半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは、複数のメモリセルブロックに分割されており、行アドレス信号に応じて前記メモリセルアレイの行を選択する行選択回路と、前記メモリセルアレイの列を選択するための複数の列選択線と、列アドレス信号に応じて前記複数の列選択線のうちの少なくとも1つを選択的に活性化するための信号を生成する列選択回路と、前記複数の列選択線のうち、活性化された列選択線に対応するメモリセル列との間で記憶データを授受するためのデータ入出力回路と、テストモードにおいて、前記複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給するためのストレス印加回路と、前記複数の列選択線のうち少なくとも2つの列選択線間に設けられ、前記複数のメモリセルブロックに共通に電源電位を供給するための電源配線とを備え、前記ストレス印加回路は、前記テストモードにおいて、前記列選択回路による前記列選択線の選択動作を不能化するための列選択不能化回路と、前記テストモードにおいて、前記列選択線に印加する前記ストレス電位を生成するためのテスト電位生成回路と、前記テストモードにおいて、前記複数の列選択線のうち所定の列選択線に前記ストレス電位を選択的に供給するための電位供給回路とを含み、前記列選択不能化回路は、前記列選択回路と前記複数の列選択線との間に設けられ、前記テストモードが指定されることに応じて遮断状態となる複数の第1のスイッチ回路を含み、前記テスト電位生成回路は、前記半導体記憶装置の外部から、テスト電位を受けるための電位入力パッドを含み、前記電位供給回路は、前記電位入力パッドからの前記テスト電位を伝達するための電位供給配線と、前記第電位供給配線と前記複数の列選択線との間にそれぞれ設けられ、前記テストモードが指定されることに応じて導通状態となる複数の第2のスイッチ回路とを含む、半導体記憶装置。

IPC (6件)：

G11C 29/06 ( 200 6.01) , G01R 31/28 ( 200 6.01) , G01R 31/3185 ( 200 6.01) , G11C 11/401 ( 200 6.01) , G06F 11/24 ( 200 6.01) , G06F 12/16 ( 200 6.01)

FI (5件)：

G11C 29/00 671 F , G01R 31/28 W , G11C 11/34 371 A , G06F 11/24 310 , G06F 12/16 330 A

引用特許：

出願人引用 (3件)

半導体メモリ
公報種別：公開公報出願番号：特願平5-049699 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願平3-317553 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平10-240232 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

審査官引用 (3件)

半導体メモリ
公報種別：公開公報出願番号：特願平5-049699 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願平3-317553 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平10-240232 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

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