特許
J-GLOBAL ID：201103006617166803

半導体記憶装置

発明者：
小屋 義人

小屋 義人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  村松 貞男 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願平11-183914
公開番号（公開出願番号）：特開2001-015710
特許番号：特許第4034476号
出願日： 1999年06月29日
公開日（公表日）： 2001年01月19日
請求項（抜粋）：
【請求項1】 1個のセルトランジスタと1個のセルキャパシタからなるメモリセルが行列に配置されたメモリアレイと、前記メモリアレイの行方向に配置されたワード線と、前記メモリアレイの列方向に配置されたビット線と相補ビット線からなる各1対のビット線と、この各1対のビット線にそれぞれ接続されるセンスアンプ回路とを有する半導体記憶装置において、 前記メモリセルは、一方の端子がセルトランジスタのソースに接続されたセルキャパシタと、ゲートが前記ワード線に接続されドレインが前記ビット線に接続された前記セルトランジスタとからなり、 前記センスアンプ回路は、第1、第2のPMOS型トランジスタ及び第1、第2のNMOS型トランジスタからなる相補型フリップフロップ回路を備え、 前記相補型フリップフロップ回路は、第1の電源電圧と第2の電源電圧にそれぞれ一方の電流端子が接続された第1のスイッチングトランジスタと第2のスイッチングトランジスタとを備え、 かつ、前記相補型フリップフロップ回路は、ソースがそれぞれ前記第1のスイッチングトランジスタの他方の電流端子に接続された前記第1、第2のPMOS型トランジスタと、 ソースがそれぞれ第2のスイッチングトランジスタの他方の電流端子に接続された前記第1、第2のNMOS型トランジスタと、 前記第1のPMOS型トランジスタ及び前記第1のNMOS型トランジスタのドレインが互いに接続された第1のノードと、 前記第1のPMOS型トランジスタ及び前記第1のNMOS型トランジスタのゲートが互いに接続された第2のノードと、 前記第2のPMOS型トランジスタ及び前記第2のNMOS型トランジスタのドレインが互いに接続された第3のノードと、 前記第2のPMOS型トランジスタ及び前記第2のNMOS型トランジスタのゲートが互いに接続された第4のノードと、 を備え、 前記第1のノードと前記第4のノードとが前記ビット線により互いに接続され、前記第2のノードと前記第3のノードとが前記相補ビット線により互いに接続され、 かつ、前記第1、第2のPMOS型トランジスタのソースに接続された第1のソースキャパシタと、 前記第1、第2のNMOS型トランジスタのソースに接続された第2のソースキャパシタと、 を具備し、 前記センスアンプ回路は、そのセンス動作において、前記ワード線が選択されることにより前記セルトランジスタがオン状態となり、前記セルキャパシタに記憶情報として蓄えられた電荷が前記オン状態のセルトランジスタを介して前記ビット線に放電され、 前記セルキャパシタの放電により変化した前記ビット線の電圧が前記ビット線のプリチャージ電圧よりも高ければ、前記ビット線に接続された前記第2のNMOS型トランジスタのゲートを介してオン状態とされた前記第2のNMOS型トランジスタのチャネル電位が高くなり、前記第2のNMOS型トランジスタのソースに接続された前記第2のソースキャパシタの蓄積電荷が前記第2のNMOS型トランジスタのチャネルを介して前記相補ビット線に放電され、 この放電により前記相補ビット線の電位が低くなれば前記第1のPMOS型トランジスタがオン状態となり、前記第1のソースキャパシタの蓄積電荷が前記ビット線に放電されることにより前記ビット線の電圧がさらに高くなるという正帰還回路が前記センスアンプ回路に形成され、 前記センスアンプ回路のセンス動作は、前記第1のスイッチングトランジスタのゲートに前記第1、第2の電源電圧の平均値よりも低い電圧を印加し、前記第2のスイッチングトランジスタのゲートに前記第1、第2の電源電圧の平均値よりも高い電圧を印加して前記センス動作がなされ、 前記セルキャパシタに蓄えられた電荷のリストア動作は、前記第1のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第1のPMOS型トランジスタとを介して前記ビット線に前記第1の電源電圧を印加し、前記第2のスイッチングトランジスタと前記センス動作においてオン状態とされた前記第2のNMOS型トランジスタとを介して前記相補ビット線に前記第2の電源電圧を印加することを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  G11C 11/4091 ( 200 6.01)
FI (2件)：
H01L 27/10 681 G ,  G11C 11/34 353 E
引用特許：
出願人引用 (6件)
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審査官引用 (9件)
  • 特開平2-312096
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平6-000210   出願人：沖電気工業株式会社
  • ビット線のデータ感知回路及びデータ感知方法
    公報種別：公開公報   出願番号：特願平6-283193   出願人：三星電子株式会社
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