特許
J-GLOBAL ID：201103012136391960
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
吉田 茂明
, 吉竹 英俊
, 有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願2001-387522
公開番号（公開出願番号）：特開2003-188250
特許番号：特許第4139105号
出願日： 2001年12月20日
公開日（公表日）： 2003年07月04日
請求項（抜粋）：
【請求項1】半導体基板、埋め込み酸化膜、半導体層を順次に堆積して得られたSOI基板上に配設される半導体装置の製造方法であって、
(a)前記半導体層上に第1の酸化膜を形成する工程と、
(b)前記第1の酸化膜上に第1の絶縁膜を形成する工程と、
(c)エッチングによって前記半導体層上の前記第1の絶縁膜を開口する工程と、
(d)前記第1の酸化膜を貫通し、前記第1の絶縁膜の開口部から前記半導体層内の所定深さに達するトレンチを形成する工程と、
(e)前記トレンチの内壁に第2の絶縁膜の第1のサイドウォールスペーサを形成する工程と、
(f)前記トレンチの底面下の前記半導体層内でプロファイルのピークが形成されるエネルギーで、第1の導電型の不純物のイオン注入を行う工程と、
(g)前記第1のサイドウォールスペーサが残存した状態で、前記トレンチに第3の絶縁膜を埋め込んでトレンチ分離酸化膜を形成する工程と、
(h)前記第1酸化膜を除去した後、第2の酸化膜を形成する工程と、
(i)前記第2の酸化膜上にポリシリコン膜を形成する工程と、
(j)前記第2の酸化膜および前記ポリシリコン膜をパターニングしてゲート酸化膜およびゲート電極を形成する工程と、
(k)前記ゲート酸化膜とゲート電極のサイドウォールに第4の絶縁膜の第2のサイドウォールスペーサを形成する工程と、
(l)前記ゲート電極および前記第2のサイドウォールスペーサとを注入マスクとして用いて、ソース/ドレイン層に第2導電型の不純物のイオン注入を行う工程と、を備える半導体装置の製造方法。
IPC (5件)：
H01L 21/76 ( 200 6.01)
, H01L 21/762 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
, H01L 27/08 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
H01L 21/76 S
, H01L 21/76 L
, H01L 21/76 D
, H01L 29/78 621
, H01L 27/08 331 A
, H01L 27/08 331 E
, H01L 29/78 616 L
