特許
J-GLOBAL ID：201103019786434900

半導体装置の製造方法

発明者：
井尾 英治

井尾 英治 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 机 昌彦 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-057126
公開番号（公開出願番号）：特開2000-252449
特許番号：特許第3425882号
出願日： 1999年03月04日
公開日（公表日）： 2000年09月14日
請求項（抜粋）：
【請求項1】メモリセルトランジスタが形成されるメモリセル領域及びCMOSトランジスタが形成されるCMOSロジック領域を備える半導体基板と、前記メモリセル領域にメモリセルトランジスタ用ゲート電極を形成する工程と、前記メモリセル領域に前記メモリセルトランジスタ用ゲート電極をマスクとして拡散層を形成する第1の不純物注入工程と、前記CMOSロジック領域にCMOSトランジスタ用ゲート電極を形成する工程と、前記CMOSロジック領域に前記CMOSトランジスタ用ゲートをマスクとしてLightly Doped Drainを形成する第2の不純物注入工程と、前記メモリセル領域及び前記CMOSロジック領域を覆う絶縁膜を形成する絶縁膜形成工程と、前記CMOSロジック領域を除いて前記メモリセル領域を覆うマスク層を形成する工程と、前記マスク層に対応して前記絶縁膜を選択的にエッチングし前記CMOSトランジスタ用ゲートの側面にサイドウオールを形成する工程と、前記CMOSロジック領域に前記サイドウオールをマスクとして前記CMOSトランジスタの拡散層を形成する第3の不純物注入工程と、前記マスク層を除去した後全面に金属を堆積させる工程と、前記堆積された金属と、露出した前記CMOSトランジスタの拡散層とを反応させ金属シリサイドを形成する工程とを備えることを特徴とする半導体装置の製造方法。
IPC (9件)：
H01L 21/8247 ,  H01L 21/28 301 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/04 ,  H01L 27/088 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 21/28 301 T ,  H01L 27/10 434 ,  H01L 27/04 C ,  H01L 27/08 102 D ,  H01L 29/78 371
引用特許：
出願人引用 (4件)
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