特許
J-GLOBAL ID：201103021894773651
命令制御装置、命令制御方法および演算回路
発明者：
出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2009-156373
公開番号（公開出願番号）：特開2011-013864
出願日： 2009年06月30日
公開日（公表日）： 2011年01月20日
要約：
【課題】不要な命令プリフェッチ要求などの発生を抑止し、プロセッサの性能低下を防止することを課題とする。【解決手段】開示する命令制御装置は、メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するL1キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する。続いて、命令制御装置は、命令バッファに空きがあると判定された場合に、L1キャッシュメモリ内のMIBに少なくとも2エントリ以上の空きがあるか否かを判定する。そして、命令制御装置は、L1キャッシュメモリ内に少なくとも2エントリ以上の空きがあると判定された場合に、L1キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求をL1キャッシュメモリに出力する。【選択図】図1
請求項（抜粋）：
メインメモリに記憶されるデータのうち利用頻度の高いデータを記憶するキャッシュメモリと、
前記キャッシュメモリから受信した命令フェッチデータを保存する命令バッファに空きがあるか否かを判定する第一空き領域判定部と、
前記第一空き領域判定部によって、前記命令バッファに空きがあると判定された場合に、前記キャッシュメモリから前記メインメモリに送出する命令フェッチリクエストキューを管理する、前記キャッシュメモリ内のムーブインバッファに少なくとも2エントリ以上の空きがあるか否かを判定する第二空き領域判定部と、
前記第二空き領域判定部によって前記キャッシュメモリ内のムーブインバッファに少なくとも2エントリ以上の空きがあると判定された場合に、前記キャッシュラインのラインサイズに従ったアドレス境界で命令プリフェッチ要求を前記キャッシュメモリに出力する命令制御部と、
を有することを特徴とする命令制御装置。
IPC (1件)：
FI (2件)：
G06F9/38 310A
, G06F9/38 330A
5B013AA01
, 5B013AA05
, 5B013AA07
, 5B013BB01
