特許
J-GLOBAL ID：201103025499901824
半導体メモリ装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2011-084186
公開番号（公開出願番号）：特開2011-238333
出願日： 2011年04月06日
公開日（公表日）： 2011年11月24日
要約：
【課題】オフ状態のソース、ドレイン間のリーク電流の低いトランジスタを書き込みトランジスタに用いて、データを保存する半導体メモリ装置を提供する。【解決手段】書き込みトランジスタのドレインと読み出しトランジスタのゲート、および、前記ドレインとキャパシタの一方の電極を接続した記憶セルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続する。また、キャパシタの他方の電極を読み出しワード線に接続する。ここで、記憶セルを直列に接続し、NAND構造とした半導体メモリ装置で、読み出しトランジスタのゲートを互い違いに配置し、読み出しワード線と書き込みワード線を共用する。【選択図】図2
請求項（抜粋）：
第1の配線、第2の配線、第3の配線、第4の配線、第5の配線と、第1の記憶セル、第2の記憶セル、第3の記憶セル、第4の記憶セルを含む複数の記憶セルよりなる記憶ユニットがマトリクス状に形成された半導体メモリ装置において、
前記第1乃至第4の配線は平行であり、
前記第1の配線と前記第5の配線は直交し、
前記第1の記憶セルは、第1のトランジスタと第2のトランジスタと第1のキャパシタとを有し、
前記第2の記憶セルは、第3のトランジスタと第4のトランジスタと第2のキャパシタとを有し、
前記第3の記憶セルは、第5のトランジスタと第6のトランジスタと第3のキャパシタとを有し、
前記第4の記憶セルは、第7のトランジスタと第8のトランジスタと第4のキャパシタとを有し、
前記第1のトランジスタのドレインは前記第2のトランジスタのゲートおよび前記第1のキャパシタの一方の電極および前記第3のトランジスタのソースに接続し、
前記第3のトランジスタのドレインは前記第4のトランジスタのゲートおよび前記第2のキャパシタの一方の電極に接続し、
前記第5のトランジスタのドレインは前記第6のトランジスタのゲートおよび前記第3のキャパシタの一方の電極に接続し、
前記第7のトランジスタのドレインは前記第8のトランジスタのゲートおよび前記第4のキャパシタの一方の電極に接続し、
前記第5のトランジスタのゲートは前記第1の配線に接続し、
前記第1のトランジスタのゲートと前記第3のキャパシタの他方の電極は前記第2の配線に接続し、
前記第1のキャパシタの他方の電極と前記第7のトランジスタのゲートは前記第3の配線に接続し、
前記第3のトランジスタのゲートと前記第4のキャパシタの他方の電極は前記第4の配線に接続し、
前記第1のトランジスタのドレインは前記第3のトランジスタのソースに接続し
前記第2のトランジスタのドレインは前記第4のトランジスタのソースに接続し
前記第5のトランジスタのドレインは前記第7のトランジスタのソースに接続し
前記第6のトランジスタのドレインは前記第8のトランジスタのソースに接続し
前記第1、第3、第5、第7のトランジスタの導電型はともに同じであり、
前記第2、第4、第6、第8のトランジスタの導電型はともに同じであり、
前記第1のトランジスタの導電型は前記第2のトランジスタの導電型と異なることを特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/405
, G11C 11/401
G11C11/34 352B
, G11C11/34 352Z
5M024AA04
, 5M024AA54
, 5M024AA90
, 5M024BB02
, 5M024CC02
, 5M024CC05
, 5M024CC13
, 5M024PP03
, 5M024PP04
, 5M024PP05
, 5M024PP10
