特許
J-GLOBAL ID：200903074073696690

半導体記憶装置

発明者：
松 澤 一 也

松 澤 一 也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2005-207099
公開番号（公開出願番号）：特開2007-027393
出願日： 2005年07月15日
公開日（公表日）： 2007年02月01日
要約：
【課題】 コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタQ1と、データの読み出し制御を行うNMOSトランジスタQ2と、読み出しデータの電流増幅を行うNMOSトランジスタQ3とを備えている。トランジスタQ1のゲートとなる第1の半導体層1の上方に書き込みトランジスタ形成領域3を配置し、この書き込みトランジスタ形成領域3内にトランジスタQ1のソース、チャネルおよびドレインとトランジスタQ2のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。【選択図】 図2
請求項（抜粋）：
データの書き込みを制御する第1導電型の第1のトランジスタと、 データの読み出しを制御する第2導電型の第2のトランジスタと、 読み出すべきデータの電流増幅を行う第3のトランジスタと、 所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、 前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、 前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、 前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備えることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/108 ,  G11C 11/405 ,  G11C 11/402
FI (4件)：
H01L27/10 321 ,  H01L27/10 351 ,  G11C11/34 352B ,  G11C11/34 352F
Fターム (14件)：
5F083AD69 ,  5F083AD70 ,  5F083GA09 ,  5F083JA35 ,  5F083LA03 ,  5F083LA21 ,  5M024AA51 ,  5M024AA70 ,  5M024BB02 ,  5M024CC03 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP07
引用特許：
審査官引用 (6件)
  • 半導体装置及びその検査方法
    公報種別：公開公報   出願番号：特願2001-100911   出願人：富士通株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2003-044628   出願人：株式会社半導体理工学研究センター
  • 特開昭62-067861
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