特許
J-GLOBAL ID：201103028904049285
フェイルメモリ回路及びそのインタリーブコピー方法
発明者：
出願人/特許権者：
代理人 (7件)：
志賀 正武
, 高橋 詔男
, 渡邊 隆
, 青山 正和
, 鈴木 三義
, 西 和哉
, 村山 靖彦
公報種別：特許公報
出願番号（国際出願番号）：特願平11-275390
公開番号（公開出願番号）：特開2001-101897
特許番号：特許第4161481号
出願日： 1999年09月28日
公開日（公表日）： 2001年04月13日
請求項（抜粋）：
【請求項1】 デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路において、
前記フェイルデータが記憶されているアドレスを発生するアドレス発生回路と、
前記アドレス回路が発生したアドレスを予め決められた一定時間だけ遅延させるパイプライン回路と、
前記予め定められた一定時間よりも短い時間間隔で、前記アドレス発生回路の出力及び前記パイプライン回路の出力を第1のアドレス及び第2のアドレスとしてそれぞれ交互に選択するセレクタと、
複数の前記メモリユニットから構成され、前記セレクタで前記第1のアドレスが選択された場合に複数の前記メモリユニットの当該第1のアドレスに記憶されている前記フェイルデータを出力し、前記セレクタで前記第2のアドレスが選択された場合に所定のデータを複数の前記メモリユニットの当該第2のアドレスに書き込むメモリアレイと、
前記セレクタによる前記第1のアドレスの選択によって前記メモリアレイから出力される複数の前記フェイルデータのOR処理を行い、当該OR処理により得られたデータを前記所定のデータとして前記メモリアレイに出力するOR回路と
を備えることを特徴とするフェイルメモリ回路。
IPC (3件)：
G11C 29/44 ( 200 6.01)
, G06F 12/16 ( 200 6.01)
, G11C 29/40 ( 200 6.01)
G11C 29/00 655 Z
, G06F 12/16 330 A
, G11C 29/00 655 C
