特許
J-GLOBAL ID：201103031554669464
キャッシュメモリの障害処理装置、キャッシュメモリの障害処理方法、マルチプロセッサシステム
発明者：
出願人/特許権者：
代理人 (3件)：
机 昌彦
, 谷澤 靖久
, 河合 信明
公報種別：特許公報
出願番号（国際出願番号）：特願平11-146877
公開番号（公開出願番号）：特開2000-339218
特許番号：特許第3555847号
出願日： 1999年05月26日
公開日（公表日）： 2000年12月08日
請求項（抜粋）：
【請求項1】キャッシュメモリで処理される主記憶アドレスを保持する主記憶アドレスレジスタと、前記キャッシュメモリで更新される更新データの前記主記憶アドレスを保持する更新アドレス記憶機構と、前記主記憶アドレスレジスタの値と前記更新データの前記主記憶アドレスを保持している前記更新アドレス記憶機構の値を比較するアドレス比較機構と、更新アドレス記憶制御機構を有し、前記更新アドレス記憶制御機構は前記キャッシュメモリの前記更新データの前記主記憶アドレスを示す前記主記憶アドレスレジスタの値と前記キャッシュメモリの更新により前記キャッシュメモリの前記更新データの前記主記憶アドレスを前記更新アドレス記憶機構に登録し、前記キャッシュメモリから前記主記憶への前記更新データの書き戻しにより前記更新データ書き戻しの前記主記憶アドレスを示す前記主記憶アドレスレジスタの値と前記更新アドレス記憶機構が保持するアドレス値を前記アドレス比較機構を用いて比較し、一致した前記更新アドレス記憶機構に保持するアドレス値を削除し、外部からの要求により前記更新アドレス記憶機構に保持する値を出力するストアイン方式のキャッシュメモリを有する複数のプロセッサと、主記憶をバスで接続し、前記キャッシュメモリの障害を検出する障害検出手段と、前記障害検出手段により前記キャッシュメモリの障害が検出されたときに前記キャッシュメモリの障害を有する前記プロセッサからの要求により前記更新アドレス記憶機構に保持する値を出力するアドレス出力手段と、前記アドレス出力手段から出力された値のアドレスをもつキャッシュラインを前記主記憶へ書き戻す書き戻し手段とを有し、前記更新アドレス記憶機構に保持するアドレスがすべて前記主記憶へ書き戻されたことを確認する確認手段と、前記確認手段により前記戻しがすべて前記主記憶へ書き戻された時に前記複数のプロセッサの運転を継続する運転継続手段と、前記確認手段により前記書き戻しがすべて前記主記憶へ書き戻されない時に前記複数のプロセッサを停止する運転停止手段を備えることを特徴とするキャッシュメモリの障害処理装置。
IPC (1件)：
FI (2件)：
G06F 12/08 541 C
, G06F 12/08 531 B
出願人引用 (6件)
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審査官引用 (2件)
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