ダブルゲート構造を持つSOI素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つSOI素子

発明者： ,
出願人/特許権者：
代理人 (1件)：特許業務法人共生国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願平11-364160
公開番号（公開出願番号）：特開2000-196090
特許番号：特許第3742845号
出願日： 1999年12月22日
公開日（公表日）： 2000年07月14日
請求項（抜粋）：

【請求項1】支持基板及びデバイス基板を提供する段階と、前記支持基板の一側表面上に絶縁膜を形成する段階と、前記デバイス基板に酸素イオンをイオン注入して第1酸化膜を形成する段階と、前記第1酸化膜下のデバイス基板に水素イオンをイオン注入して水素イオン層を形成し、前記第1酸化膜を境界にして、その上には第1シリコン層、その下には第2シリコン層を定義する段階と、前記支持基板の絶縁膜と前記デバイス基板の第1シリコン層が接するように、前記支持基板とデバイス基板をボンディングする段階と、第2シリコン層が露出するように前記水素イオン層下のデバイス基板部分を除去する段階と、前記デバイス基板の第1シリコン層に第1導電型の不純物をイオン注入する段階と、前記第1シリコン層、第1酸化膜及び第2シリコン層をパターニングする段階と、前記第2シリコン層上に第2酸化膜を形成する段階と、前記第2シリコン層に第2導電型の不純物をイオン注入する段階と、第1導電型の不純物がドープしたポリシリコン膜を前記第2酸化膜上に形成する段階と、前記ポリシリコン層及び第2酸化膜をエッチングして前記第1シリコン層の幅より小さな幅を持つ上部ゲート電極を前記第2シリコン層の中央部に形成する段階と、第2導電型の不純物を前記上部ゲートの両側の第1シリコン層にイオン注入し、前記第1シリコン層の両側表面に真性シリコン層を形成し、前記真性シリコン層間に前記上部ゲート電極の直下に位置する第1導電型の下部ゲート電極を形成する段階と、前記第2シリコン層に前記上部ゲートをバリアにして第1導電型の不純物をイオン注入して、ソース/ドレイン領域を形成する段階とを含むことを特徴とするダブルゲート構造を持つSOI素子の製造方法。。

IPC (1件)：

H01L 29/786 ( 200 6.01)

FI (1件)：

H01L 29/78 617 N

引用特許：

出願人引用 (3件)

相補型半導体装置
公報種別：公開公報出願番号：特願平7-024941 出願人：株式会社日立製作所
半導体装置の製造方法
公報種別：公開公報出願番号：特願平3-207772 出願人：富士通株式会社
半導体基板の製造方法
公報種別：公開公報出願番号：特願平9-126738 出願人：株式会社デンソー

審査官引用 (1件)

相補型半導体装置
公報種別：公開公報出願番号：特願平7-024941 出願人：株式会社日立製作所

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