特許
J-GLOBAL ID：201103032560537150

基本セル、集積回路レイアウトセクション、集積回路レイアウト、集積回路デバイスおよび集積回路の信号線を設計する方法

発明者：
ローレンス・エル・アルドリッチ

ローレンス・エル・アルドリッチ について


出願人/特許権者：
ユナイテッド・メモリーズ・インコーポレーテッド

ユナイテッド・メモリーズ・インコーポレーテッド について

, 
ソニー株式会社

ソニー株式会社 について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  伊藤 英彦 ,  堀井 豊 ,  森下 八郎
公報種別：特許公報
出願番号（国際出願番号）：特願2001-227972
公開番号（公開出願番号）：特開2002-118172
特許番号：特許第4002412号
出願日： 2001年07月27日
公開日（公表日）： 2002年04月19日
請求項（抜粋）：
【請求項1】 集積回路レイアウトセクションであって、 複数のP領域と、 P領域の各々の中の複数のNチャネルデバイスと、 複数のN領域と、 N領域の各々の中の複数のPチャネルデバイスとを含み、 N領域およびP領域は、少なくとも第1の行および第2の行を有するチェッカー盤パターンに編成され、各々の行は、2つのP領域と交互の、少なくとも2つのN領域を有し、それにより第1の行の各々のN領域は、第2の行のP領域に隣接し、 集積回路レイアウトセクションはさらに、 第1の行に隣接する第1のクロック線と、 第2の行に隣接する第2のクロック線とを含み、 第1および第2のクロック線が交差して重ね合わさることなく、第1の行におけるゲート素子は第1のクロック線にのみ結合され、第2の行におけるゲート素子は第2のクロック線にのみ結合される、集積回路レイアウトセクション。
IPC (6件)：
H01L 21/82 ( 200 6.01) ,  H01L 27/118 ( 200 6.01) ,  H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01) ,  H01L 21/8238 ( 200 6.01) ,  H01L 27/092 ( 200 6.01)
FI (5件)：
H01L 21/82 D ,  H01L 21/82 B ,  H01L 21/82 M ,  H01L 27/04 A ,  H01L 27/08 321 J
引用特許：
審査官引用 (8件)
  • 集積回路装置
    公報種別：公開公報   出願番号：特願平4-194431   出願人：日本電気アイシーマイコンシステム株式会社
  • 特開平3-104275
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平5-301392   出願人：日本電気株式会社
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