特許
J-GLOBAL ID：201103036307343094

半導体装置の配線形成方法

発明者：
近藤 敬一

近藤 敬一 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (6件)： 池内 寛幸 ,  佐藤 公博 ,  鎌田 耕一 ,  乕丘 圭司 ,  辻丸 光一郎 ,  黒田 茂
公報種別：特許公報
出願番号（国際出願番号）：特願2001-025829
公開番号（公開出願番号）：特開2002-231807
特許番号：特許第3954315号
出願日： 2001年02月01日
公開日（公表日）： 2002年08月16日
請求項（抜粋）：
【請求項1】 絶縁膜が堆積された半導体基板上に配線層を形成し、更に前記配線層上にSiN膜を積層する第1の工程と、前記SiN膜上に所定の配線パターンを有するレジスト膜を形成する第2の工程と、前記配線パターンを有するレジスト層をマスクにして前記SiN膜をドライエッチング法にてエッチングし、配線パターンを有するSiN層を形成する第3の工程と、前記レジスト層を除去し、前記SiN層をマスクにして前記配線層を、前記SiN層を残しつつドライエッチング法にてエッチングし、前記配線層の配線パターンを形成する第4の工程と、前記形成された配線パターン及び前記SiN層の残膜上に絶縁膜を積層する第5の工程と、前記第5の工程で積層された前記絶縁膜上にコンタクトホールを形成するための開口パターンを有するレジスト層を形成する第6の工程と、前記コンタクトホールを形成するための開口パターンを有するレジスト層をマスクとして且つ前記SiN層の残膜をエッチングストッパー膜として行なうドライエッチング法にて前記絶縁膜をエッチングすることでコンタクトホールを形成する第7の工程と、前記エッチングストッパー膜の残膜をドライエッチング法にてエッチングする第8の工程とを有し、前記第7の工程におけるエッチングは、前記エッチングストッパー膜としての前記SiN層のエッチングレートが、前記第4の工程におけるエッチングによって生じた、前記SiN層残膜の半導体基板面内膜厚分布を相殺し、前記第7の工程におけるエッチング後の前記SiN層残膜の膜厚を半導体基板面内で均一とするような、半導体基板面内分布をもって行われることを特徴とする半導体装置の配線形成方法。
IPC (3件)：
H01L 21/768 ( 200 6.01) ,  H01L 21/3065 ( 200 6.01) ,  H01L 21/3213 ( 200 6.01)
FI (3件)：
H01L 21/90 A ,  H01L 21/302 301 N ,  H01L 21/88 D
引用特許：
審査官引用 (4件)
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