モードレジスタ

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：特許公報
出願番号（国際出願番号）：特願平11-217561
公開番号（公開出願番号）：特開2000-067584
特許番号：特許第4383588号
出願日： 1999年07月30日
公開日（公表日）： 2000年03月03日
請求項（抜粋）：

【請求項1】データを貯えるメモリセルアレイを有する半導体メモリ装置に使用され、前記メモリ装置の多様な動作モードを制御するためのデータを貯えるモードレジスタにおいて、電源電圧に接続された第1電流電極及び第1制御信号を受け入れるゲート電極を有する第1トランジスタと、この第1トランジスタの第2電流電極とノードとの間に接続された第1プログラム可能な素子と、接地された第1電流電極及び前記第1制御信号に相補的な第2制御信号を受け入れるゲート電極を有する第2トランジスタと、前記ノードと前記第2トランジスタの第2電流電極の間に接続された第2プログラム可能な素子と、前記ノードに接続されたラッチとを具備し、前記第1及び第2プログラム可能な素子として、電気的にプログラムされるフラッシュメモリセルを使用し、この第1及び第2プログラム可能な素子の各々は導通状態の第1プログラム状態と非導通状態の第2プログラム状態とを有し、前記第1制御信号は前記電源電圧が所定のレベルより低い時ロジックローレベルを有し、前記電源電圧が前記所定のレベルより高い時ロジックハイレベルを有し、この第1制御信号がロジックローレベルで前記第1および第2トランジスタがオン状態のとき、前記第1及び第2プログラム可能な素子のプログラム状態に応じて前記ノードのレベルが設定され、前記ラッチの出力にデフォルト値が出力され、前記第1制御信号がロジックハイレベルで前記第1および第2トランジスタがオフ状態のとき、前記ノードは外部から印加されるモードレジスタアドレス信号に応答してロジックローレベル及びロジックハイレベルのうちいずれか一つに設定され、対応する値がラッチ出力に出力されることを特徴とするモードレジスタ。

IPC (2件)：

G11C 11/417 ( 200 6.01) , G11C 16/02 ( 200 6.01)

FI (2件)：

G11C 11/34 305 , G11C 17/00 601 A

引用特許：

審査官引用 (4件)

シンクロナスDRAM
公報種別：公開公報出願番号：特願平5-235225 出願人：富士通株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平5-236385 出願人：日本電気株式会社
特開平2-075221

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