特許
J-GLOBAL ID：201103041599171705

フリップフロップ制御回路、プロセッサおよびプロセッサの動作方法

発明者：
水谷 康志

水谷 康志 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (5件)： 石田 敬 ,  鶴田 準一 ,  土屋 繁 ,  西山 雅也 ,  樋口 外治
公報種別：特許公報
出願番号（国際出願番号）：特願平11-321163
公開番号（公開出願番号）：特開2001-142558
特許番号：特許第4020548号
出願日： 1999年11月11日
公開日（公表日）： 2001年05月25日
請求項（抜粋）：
【請求項1】 複数のフリップフロップを有するデジタル回路に接続され、該複数のフリップフロップの状態を決定する信号を該デジタル回路に供給するフリップフロップ制御回路において、 基本周波数の第1クロックパルスを発生するクロック発生回路と、 前記クロック発生回路から前記第1クロックパルスを受け、これから前記基本周波数より高い周波数の高速処理用の第2クロックパルスを発生し、入力される制御信号に応じて、前記第1クロックパルスまたは第2クロックパルスを出力するクロック選択回路と、 前記クロック選択回路から前記第1クロックパルスまたは第2クロックパルスを受け、前記複数のフリップフロップの状態を決定するとき、前記複数のフリップフロップの状態を決定する起動信号を受けてから該クロックパルスの計数を開始するとともに前記制御信号を設定し所定時間経過後に該制御信号の設定を解除するカウンタ回路と、 前記クロック選択回路から前記第1クロックパルスまたは第2クロックパルスを受け、該クロックパルスを前記複数のフリップフロップに出力するクロック分配回路と、 を備え、前記起動信号は、少なくとも、該複数のフリップフロップに対するスキャンイン若しくはスキャンアウト時、又は、該デジタル回路に対するイニシャルプログラムロード時にアクティブにされることを特徴とするフリップフロップ制御回路。
IPC (1件)：
G06F 1/04 ( 200 6.01)
FI (2件)：
G06F 1/04 A ,  G06F 1/04 301 C
引用特許：
審査官引用 (4件)
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