特許

J-GLOBAL ID：201103047579666188

半導体装置および半導体装置のレイアウト方法

発明者： 広瀬 雅庸
出願人/特許権者： パナソニック株式会社
代理人 (1件)： 宮井 暎夫
公報種別：特許公報
出願番号（国際出願番号）：特願2000-068006
公開番号（公開出願番号）：特開2001-257266
特許番号：特許第4574784号
出願日： 2000年03月13日
公開日（公表日）： 2001年09月21日
請求項（抜粋）：

【請求項1】 ワンチップにメモリセルアレイ領域のあるメモリ部とロジック部とを有する半導体装置であって、 前記メモリ部に形成されるメモリ回路がn層配線で構成され、前記ロジック部に形成されるロジック回路が(n+m)層配線で形成され、前記メモリ回路上の(n+1)層目に、少なくとも前記メモリセルアレイ領域を覆う形状でメタルパターンが形成され、前記ロジック部と接続されるメタル配線パターンが、前記メタルパターンと同一の配線層で形成され、 前記メモリセルアレイ領域はマトリックス状に配置され、マトリックス状に配置された前記メモリセルアレイ領域の間に隣接してワード線裏打ち領域が配置され、 前記ロジック部と接続される複数のメタル配線パターンは、前記ワード線裏打ち領域上の(n+1)層目に形成されることを特徴とする半導体装置。

IPC (6件)：

H01L 21/82 ( 200 6.01) ,  H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01) ,  H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 27/10 ( 200 6.01)

FI (5件)：

H01L 21/82 W ,  H01L 21/82 B ,  H01L 27/04 D ,  H01L 27/10 681 Z ,  H01L 27/10 461

引用特許：

出願人引用 (3件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平8-034635   出願人：沖電気工業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平10-069728   出願人：株式会社日立製作所
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平9-240005   出願人：東芝情報システム株式会社, 株式会社東芝

審査官引用 (3件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平8-034635   出願人：沖電気工業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平10-069728   出願人：株式会社日立製作所
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平9-240005   出願人：東芝情報システム株式会社, 株式会社東芝