特許
J-GLOBAL ID：201103051965445142
半導体メモリ素子
発明者：
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出願人/特許権者：
代理人 (5件)：
八田 幹雄
, 野上 敦
, 奈良 泰男
, 齋藤 悦子
, 宇谷 勝幸
公報種別：特許公報
出願番号（国際出願番号）：特願2001-171464
公開番号（公開出願番号）：特開2002-110820
特許番号：特許第3923278号
出願日： 2001年06月06日
公開日（公表日）： 2002年04月12日
請求項（抜粋）：
【請求項1】 セル領域と周辺回路領域とを含む半導体メモリ素子の基板と、
前記基板上の前記セル領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第1トランジスタと、
前記基板上の前記周辺回路領域に形成され、ゲート電極、ソース領域及びドレーン領域を持つ第2トランジスタと、
前記第1及び第2トランジスタを含んだ前記基板全面に形成され、前記セル領域に形成されるビットラインコンタクトホール及び下部電極コンタクトホール及び前記周辺回路領域に形成される下部金属配線コンタクトホールが提供された第1層間絶縁膜と、
前記第1層間絶縁膜の前記ビットラインコンタクトホールに形成されて前記第1トランジスタの前記ドレーン領域と電気的に連結したビットライン連結体と、
前記ビットライン連結体が形成された前記第1層間絶縁膜上に形成されて前記ビットライン連結体と電気的に連結したビットラインと、
前記ビットラインを包むビットラインのキャッピング膜パターンと、
前記第1層間絶縁膜の前記下部電極コンタクトホール内に形成されて前記第1トランジスタの前記ソース領域と電気的に連結し、前記ビットラインのキャッピング膜パターンの表面の水準まで伸び、その表面が前記ビットラインのキャッピング膜パターンの表面と同一水準で形成されるキャパシタの下部電極連結体と、
前記下部電極連結体上部に形成され、下部電極、誘電膜及び上部電極を持つキャパシタと、
前記第1層間絶縁膜の前記下部金属配線コンタクトホール内に形成されて第2トランジスタのドレーン領域またはゲート電極と連結する下部金属配線コンタクトプラグと、
前記下部金属配線コンタクトプラグが形成された前記第1層間絶縁膜上に形成されて前記下部金属配線コンタクトプラグと電気的に連結した、前記ビットラインと同一構成の導電膜と、
を具備し、
前記周辺回路領域においては前記ビットラインのキャッピング膜パターンと同一構成のキャッピング膜が前記導電膜上を含む前記第1層間絶縁膜の上部全面に配置されることを特徴とする半導体メモリ素子。
IPC (2件)：
H01L 21/8242 ( 200 6.01)
, H01L 27/108 ( 200 6.01)
H01L 27/10 621 C
, H01L 27/10 681 F
