論理ゲートセル

発明者：
出願人/特許権者：
代理人 (1件)：安形雄三
公報種別：特許公報
出願番号（国際出願番号）：特願平11-141221
公開番号（公開出願番号）：特開2000-077635
特許番号：特許第3110422号
出願日： 1999年05月21日
公開日（公表日）： 2000年03月14日
請求項（抜粋）：

【請求項1】 CMOSプロセスによるLSIの構成要素として用いる論理ゲートセルであって、2個の反転論理ゲート(1,2)を含み、かつ第一の反転論理ゲート(1)の出力を第二の反転論理ゲート(2)の入力の1つに接続された回路構成を持つ論理ゲートセルであって、かつセルレイアウトとしてP型MOSトランジスタを形成するためのウェル(19)を1個有するものにおいて、セルレイアウト図面上で前記ウェル(19)を上方に配置したとき、前記ウェル(19)の内部にP型MOSトランジスタ形成用の第一の拡散領域(11)と第二の拡散領域(12)を有し、かつ前記第二の拡散領域(12)が前記第一の拡散領域(11)の下方に位置し、前記ウェル(19)の外部でかつ前記ウェル(19)の下方にN型MOSトランジスタ形成用の第三の拡散領域(13)と第四の拡散領域(14)を有し、かつ前記第四の拡散領域(14)が前記第三の拡散領域(13)の下方に位置することを第一の特徴とし、前記第二の拡散領域(12)及び前記第三の拡散領域(13)を用いて前記第一の反転論理ゲート(1)を構成し、かつ前記第一の拡散領域(11)及び前記第四の拡散領域(14)を用いて前記第二の反転論理ゲート(2)を構成することを第二の特徴とし、前記第二の反転論理ゲート(2)の出力部分の配線であって、かつP型MOSトランジスタ及びN型MOSトランジスタを相互接続する配線(37)の全部又は一部をメタル第二層配線(9)として実現し、かつ前記メタル第二層配線(9)が前記第二の拡散領域(12)及び前記第三の拡散領域(13)の上層を通過し、更に前記メタル第二層配線(9)に出力端子が定義されることを第三の特徴とし、以上の三種の特徴によりセル幅を削減した論理ゲートセル。

IPC (1件)：

H01L 27/118

FI (1件)：

H01L 21/82 M

引用特許：

審査官引用 (4件)

特開平4-212438
CMOSゲートアレイ方式半導体集積回路装置
公報種別：公開公報出願番号：特願平3-185695 出願人：日本電気アイシーマイコンシステム株式会社
レイアウト設計装置
公報種別：公開公報出願番号：特願平8-022223 出願人：株式会社東芝

全件表示

前のページに戻る