特許
J-GLOBAL ID：201103052225834176
遅延可変回路
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：特許公報
出願番号（国際出願番号）：特願平11-085413
公開番号（公開出願番号）：特開2000-278102
特許番号：特許第3413123号
出願日： 1999年03月29日
公開日（公表日）： 2000年10月06日
請求項（抜粋）：
【請求項1】 第1の端子と、第2の端子と、前記第1の端子に接続された第1のノードと、第2のノードと、前記第1及び第2のノード間に接続された任意数の遅延素子または遅延回路とをそれぞれ有し、前記遅延素子または前記遅延回路によって設定された固有の遅延特性で前記第1及び第2のノード間を伝播する対象信号をそれぞれ遅延する複数の遅延パスと、電源ノードとグランドとの間に接続された第1のヒューズ及び第1の抵抗を有し、前記第1のヒューズの未溶断または溶断によって第1の電位設定ノードの電位を第1または第2の電位に設定する第1の電位設定回路と、前記第2のノードと第3のノードまたは前記第2の端子との間に接続され、前記第1の電位設定ノードの電位によって前記第2のノードと前記第3のノードまたは前記第2の端子との間を導通状態または非導通状態にする第1のトランスファゲートと、をそれぞれ有する複数の第1のヒューズ回路と、前記電源ノードと前記グランドとの間に接続された第2のヒューズ及び第2の抵抗を有し、前記第2のヒューズの未溶断または溶断によって第2の電位設定ノードの電位を前記第1または第2の電位に設定する第2の電位設定回路と、前記第3または第2のノードと前記第2の端子との間に接続され、前記第2の電位設定ノードの電位によって前記第3または第2のノードと前記第2の端子との間を非導通状態または導通状態にする第2のトランスファゲートと、をそれぞれ有する複数の第2のヒューズ回路と、を備えたことを特徴とする遅延可変回路。
IPC (1件)：
FI (1件)：
引用特許：
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