特許
J-GLOBAL ID：201103053350449728
キャッシュミスした後のメモリバスアクセス制御方式
発明者：
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出願人/特許権者：
代理人 (2件)：
土井 健二
, 林 恒徳
公報種別：特許公報
出願番号（国際出願番号）：特願平11-341014
公開番号（公開出願番号）：特開2001-154845
特許番号：特許第4111645号
出願日： 1999年11月30日
公開日（公表日）： 2001年06月08日
請求項（抜粋）：
【請求項1】 分岐命令のシーケンシャル側とターゲット側の命令系列の両方をフェッチする命令フェッチ部と、前記命令フェッチ部からのフェッチ要求に応答してキャッシュメモリまたはメインメモリから命令をフェッチするキャッシュ制御部と、前記メインメモリへのアクセスを行うメモリバスアクセス部と、前記フェッチした命令を保持する命令バッファとを有する情報処理装置において、
前記命令バッファに格納される分岐命令の分岐予測を分岐命令の実行に先行して行う分岐予測部を有し、
前記分岐命令の分岐方向が未確定の場合に、前記キャッシュ制御部は、キャッシュメモリから命令フェッチを行い、前記分岐命令の分岐予測方向の命令についてキャッシュミスを起こした場合は、前記メインメモリへのメモリバスアクセスを行って命令フェッチを行い、分岐予測方向ではない命令についてキャッシュミスを起こした場合は、メモリバスアクセスを行わないで命令フェッチを中止することを特徴とする情報処理装置。
IPC (1件)：
FI (2件)：
G06F 9/38 330 G
, G06F 9/38 310 A
