特許
J-GLOBAL ID：201103057134077323
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (3件)：
宮崎 昭夫
, 石橋 政幸
, 緒方 雅昭
公報種別：特許公報
出願番号（国際出願番号）：特願2000-112950
公開番号（公開出願番号）：特開2001-297596
特許番号：特許第4552266号
出願日： 2000年04月14日
公開日（公表日）： 2001年10月26日
請求項（抜粋）：
【請求項1】 出力線と、
前記出力線にソース、ドレインの一方が接続され、ゲートに入力信号が供給され前記入力信号が第1の論理レベルのときに導通する第1のMOSFETと、前記出力線にソース、ドレインの一方が接続され、ゲートに前記入力信号と相補となる相補入力信号が供給され前記相補入力信号が前記第1の論理レベルのときに導通する第2のMOSFETと、前記第1のMOSFETのソース、ドレインの他方と基準電位との間に設けられて記憶情報に対応して電流経路が形成されるか否かが決定される記憶素子と、前記第2のMOSFETのソース、ドレインの他方と前記基準電位との間に設けられて前記第1のMOSFETと前記記憶素子との接続点の電位がゲートに入力され、前記記憶素子が前記電流経路を形成しないとき導通状態となり、前記記憶素子が前記電流経路を形成するとき非導通状態となる第3のMOSFETと、前記接続点と前記出力線との間に設けられて読み出し信号がゲートに入力され、前記入力信号及び相補入力信号が入力される前に導通して前記接続点をプリチャージ電圧にした後に非導通とされる第4のMOSFETと、を夫々が備える複数の単位回路と、
前記出力線に前記基準電位とは異なる前記プリチャージ電圧を与えるプリチャージ回路と、
前記出力線の出力信号を保持するラッチ回路と、から成り、
前記ラッチ回路が、複数の前記入力信号と複数の前記記憶素子に記憶された複数の記憶情報との比較一致信号を出力することを特徴とする半導体集積回路装置。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (3件)
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半導体記憶装置
公報種別：公開公報
出願番号：特願平9-298649
出願人：日本電気株式会社
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半導体記憶装置
公報種別：公開公報
出願番号：特願平10-336360
出願人：日本電気株式会社
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プログラム回路
公報種別：公開公報
出願番号：特願平10-185939
出願人：三菱電機株式会社
審査官引用 (3件)
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プログラム回路
公報種別：公開公報
出願番号：特願平10-185939
出願人：三菱電機株式会社
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半導体記憶装置
公報種別：公開公報
出願番号：特願平9-298649
出願人：日本電気株式会社
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半導体記憶装置
公報種別：公開公報
出願番号：特願平10-336360
出願人：日本電気株式会社
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