特許

J-GLOBAL ID：201103058445703143

垂直形不揮発性メモリ装置及びその製造方法

発明者： 金 伶厚 ,  李 曉山 ,  ▲裴▼ 相元 ,  尹 普彦 ,  李 根澤
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2010-207858
公開番号（公開出願番号）：特開2011-077521
出願日： 2010年09月16日
公開日（公表日）： 2011年04月14日
要約：

【課題】垂直形不揮発性メモリ装置及びその製造方法を提供する。【解決手段】半導体基板100上に垂直に備わるフィラー形状の単結晶半導体チャンネルと、単結晶半導体チャンネルの側面に一定間隔を有しながら積層される第1〜第n+1階(nは2以上の自然数)層間絶縁膜(パターン)122a-122eと、層間絶縁膜(パターン)122a-122e上に備わる電荷トラップ膜170と、電荷トラップ膜170上に備わるブロッキング絶縁膜175、ブロッキング絶縁膜175上に備わっている第1〜第n層コントロールゲート電極パターン185a-185dを含む。また、最下位及び最上位層間絶縁膜上に電荷トラップレイヤーのないGSL及びSSLゲートを含む。【選択図】 図10

請求項（抜粋）：

基板上に備わるライン形状の絶縁膜パターンと、 前記絶縁膜パターンの側壁上に直接接続しながら前記基板上に垂直方向に延長形成されたフィラー形状の単結晶半導体パターンと、 前記単結晶半導体パターン上に形成されたトンネル酸化膜と、 前記基板に近接して前記トンネル酸化膜上に形成される下部電極パターンと、 前記下部電極パターン上に備わる多数個の層間絶縁膜パターンと、 前記層間絶縁膜パターンの間に備わり、前記トンネル酸化膜に次々と積層する電荷トラップ膜及びブロッキング絶縁膜と、 前記層間絶縁膜パターンの間に備わり、前記ブロッキング絶縁膜表面上に形成される多数個のコントロールゲートパターンと、 最上位の前記層間絶縁膜パターン上に備わって、前記トンネル酸化膜上に形成される上部電極パターンと、を含む垂直形不揮発性メモリ装置。

IPC (4件)：

H01L 27/115 ,  H01L 21/824 ,  H01L 29/792 ,  H01L 29/788

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (34件)：

5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP49 ,  5F083EP76 ,  5F083ER22 ,  5F083GA05 ,  5F083GA09 ,  5F083GA10 ,  5F083JA03 ,  5F083JA04 ,  5F083JA19 ,  5F083MA06 ,  5F083MA16 ,  5F083NA08 ,  5F083PR05 ,  5F083PR25 ,  5F083PR33 ,  5F083PR34 ,  5F101BA42 ,  5F101BA45 ,  5F101BA53 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH11 ,  5F101BH16

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2007-104072   出願人：株式会社東芝
• 不揮発性半導体メモリ
  公報種別：公開公報   出願番号：特願2006-344803   出願人：株式会社東芝
• 垂直型半導体素子及びその製造方法
  公報種別：公開公報   出願番号：特願2008-286950   出願人：三星電子株式会社