特許
J-GLOBAL ID：201103058532088439
半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：特許公報
出願番号（国際出願番号）：特願2001-387338
公開番号（公開出願番号）：特開2003-187600
特許番号：特許第4309086号
出願日： 2001年12月20日
公開日（公表日）： 2003年07月04日
請求項（抜粋）：
【請求項1】 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
データを記憶する通常メモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良セル救済するためのスペアセルが配置されるスペアメモリ領域とを有するメモリ領域を備え、前記通常メモリ領域から前記内部データバス上に読出されるデータのビット幅は、前記スペアメモリ領域から読出されるデータのビット幅よりも大きく、
前記テスト回路は、
前記所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットと前記テスト期待値データの対応のビットとを比較する複数の比較器と、
前記比較器の所定のビットを除く比較器に対して配置され、前記通常メモリ領域および前記スペアメモリ領域のいずれかを特定するアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む、半導体集積回路装置。
IPC (6件)：
G11C 29/34 ( 200 6.01)
, G11C 29/02 ( 200 6.01)
, G11C 29/04 ( 200 6.01)
, G01R 31/28 ( 200 6.01)
, G01R 31/3185 ( 200 6.01)
, G11C 11/401 ( 200 6.01)
G11C 29/00 671 Q
, G11C 29/00 675 L
, G11C 29/00 603 P
, G01R 31/28 B
, G01R 31/28 W
, G11C 11/34 371 A
, G11C 11/34 371 D
