特許
J-GLOBAL ID：201103060681630011

タイミングに鈍感なグリッチのない論理システムおよび方法

発明者：
セン, ピン-シェン

セン, ピン-シェン について

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リン, シャロン シャウ-ピン

リン, シャロン シャウ-ピン について

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シェン, クインシー クン-スー

シェン, クインシー クン-スー について


出願人/特許権者：
ベリシティー デザイン, インコーポレイテッド

ベリシティー デザイン, インコーポレイテッド について


代理人 (3件)： 山本 秀策 ,  安村 高明 ,  森下 夏樹
公報種別：特許公報
出願番号（国際出願番号）：特願2003-521985
特許番号：特許第4125675号
出願日： 2001年08月14日
請求項（抜粋）：
【請求項1】 第1のデータを受信するための第1の入力と、第2のデータを受信するための第2の入力と、第1の出力と、制御信号を受信するための制御入力とを有する第1の論理回路であって、該制御入力において受信された該制御信号に応じて、該第1の入力において受信された該第1のデータおよび該第2の入力において受信された該第2のデータのうちの一方を選択し、該選択されたデータを該第1の出力に提示する第1の論理回路と、 値を格納する第2の論理回路であって、第1のトリガ入力と、該第1の出力に結合された第2の論理入力と、該第1の論理回路の該第2の入力に結合された第2の論理出力とを有する第2の論理回路と を備えた論理装置であって、 該第2の論理回路は、該第2の論理回路の該第2の論理出力を介して該値を該第1の論理回路の該第2の入力に該第2のデータとして提示し、 該制御信号が該制御入力に到着すること、または、該第1のデータが該第1の論理回路の該第1の入力に到着することの順序にかかわらず、(1)該第2の論理回路は、該第1の論理回路の該第1の出力と該第2の論理回路の該第2の論理入力とを介して、該値を置換することによって該第1のデータに更新され、(2)該第2の論理回路は、トリガ信号が該トリガ入力において受信された場合には、該第2の論理回路の該第2の論理出力を介して該第1のデータを該第1の論理回路の該第2の入力に該第2のデータとして提示し、 該論理装置は、 新しいデータを受信するための第4の入力と、該トリガ信号を受信するための第2のトリガ入力と、該第1の論理回路の該第1の入力に結合された第3の出力とを有する第3の論理回路と、 クロック信号を受信するためのクロック入力と、該トリガ信号を受信するための第3のトリガ入力と、該第1の論理回路の該制御入力に結合された第4の出力とを有するエッジ検出器と をさらに備え、 選択された時間において該トリガ信号が該第2のトリガ入力に印加されると、該第3の論理回路は、該第3の論理回路の該第3の出力を介して該第3の論理回路の該第4の入力において受信された該新しいデータを該第1の論理回路の該第1の入力に該第1のデータとして提示し、 該選択された時間において該トリガ信号が該第3のトリガ入力に印加されると、該エッジ検出器は、該クロック信号が該エッジ検出器の該クロック入力において受信されたことに応答して、該エッジ検出器の該第4の出力を介して出力信号を該第1の論理回路の該制御入力に該制御信号として提示する、論理装置。
IPC (3件)：
H03K 3/02 ( 200 6.01) ,  H03K 3/037 ( 200 6.01) ,  H03K 19/173 ( 200 6.01)
FI (3件)：
H03K 3/02 E ,  H03K 3/037 Z ,  H03K 19/173 101
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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