特許
J-GLOBAL ID：200903064744683967

イネーブル付きラッチ回路

発明者：
古市 済

古市 済 について


出願人/特許権者：
東芝マイクロエレクトロニクス株式会社

東芝マイクロエレクトロニクス株式会社 について

, 
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-065379
公開番号（公開出願番号）：特開2001-257566
出願日： 2000年03月09日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 イネーブル信号がタイムボローしても誤データを保持することがなく、正しいデータを保持するようにすること。【解決手段】 データを最初に保持するマスターラッチと、マスターラッチの保持データをクロックの半周期遅れて保持するスレーブラッチと、前記イネーブル信号により入力データをマスターラッチに保持させるか、スレーブラッチの保持データをマスターラッチに保持させるかを選択するマルチプレクサとにより、あるクロック半周期期間、イネーブル信号がタイムボローして誤データをマスターラッチが一瞬保持しても、前記クロック半周期期間でイネーブル信号が正常になった時、スレーブラッチが保持する正常データをマスターラッチに保持させることで、マスターラッチの保持データを直ちに正常データに修復する。これにより、イネーブル信号がタイムボローしても誤データを保持することがなく、正しいデータを保持することができる。
請求項（抜粋）：
保持するデータの入力タイミングをイネーブル信号によって制御するイネーブル付きラッチ回路において、前記データを保持する第1のデータ保持手段と、前記第1のデータ保持手段に保持されているデータをクロック半周期遅れて保持する第2のデータ保持手段と、前記イネーブル信号により、入力データを前記第1のデータ保持手段に保持させるか或いは、前記第2のデータ保持手段の保持データを前記第1のデータ保持手段に保持させるかを選択するデータ選択手段と、を具備することを特徴とするイネーブル付きラッチ回路。
Fターム (3件)：
5J043AA07 ,  5J043JJ10 ,  5J043KK02
引用特許：
審査官引用 (4件)
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