特許

J-GLOBAL ID：201103061856467557

マイクロ電子3DNANDフラッシュメモリデバイスの構造および製造プロセス

発明者： トマ・エルンスト ,  ガブリエル・モラ ,  バルバラ・ドゥ・サルヴォ ,  ステファーヌ・ベキュ
出願人/特許権者： コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
代理人 (4件)： 村山 靖彦 ,  志賀 正武 ,  渡邊 隆 ,  実広 信哉
公報種別：公表公報
出願番号（国際出願番号）：特願2011-517175
公開番号（公開出願番号）：特表2011-527515
出願日： 2009年07月10日
公開日（公表日）： 2011年10月27日
要約：

本発明は、ビット線がその上に位置する第2のブロックにコモンソースブロックを接続するチャネルの行列を備えた、トランジスタを有する複数のメモリセルを含むマイクロ電子フラッシュメモリデバイスに関し、トランジスタは、少なくとも1つのゲート材料を有する複数のゲート、すなわち、前記チャネルを含む第1の選択ゲートと、前記チャネルを含む複数のコントロールゲートと、各々が行列配置の所与の列のチャネルを含む複数の第2の選択ゲートとから、さらに形成され、多層スタック上に位置する前記ゲートの少なくとも1つまたは複数は、誘電材料の少なくとも第1の層と、少なくとも1つの電荷保存領域と、誘電材料の少なくとも1つの第2の層とを含む。

請求項（抜粋）：

-基板と、 -複数の半導体層を有する前記基板に基づく層の被エッチングスタック(202、302、402)内に形成されるトランジスタを含む複数のメモリセルであって、前記被エッチングスタックは、前記トランジスタのコモンソースの少なくとも1つの第1のブロック(210、310、410)と、前記基板の主平面に平行な複数のビット線(BL1、...、BLp)がその上に配置される少なくとも1つの第2のブロック(215、315、415)とを含む、複数のメモリセルと、 -前記第1のブロックと前記第2のブロックとを接続する別個の並列の複数の他のブロック(120、220、220a、220b、220c、220d、220e、220f)であって、前記別個の他のブロックは、前記基板の前記主平面と直交する方向に、別個で、互いに平行で、かつ前記基板の前記主平面に平行である、いくつかのトランジスタチャネルを含み、前記チャネルは、その水平列および垂直列の行列配置に従って分布する、複数の他のブロックと、 -少なくとも1つのゲート材料によって形成される複数のゲートであって、 -前記チャネルを覆う第1の選択ゲートと、 -前記チャネルを覆う複数のコントロールゲートと、 -各々が、前記行列配置の同じ列の前記チャネルを覆う、複数の第2の選択ゲートとを含む複数のゲートとを含む、フラッシュメモリのマイクロ電子デバイスであって、 層の重畳に基づく前記ゲートの少なくとも1つまたは複数は、誘電材料(252、254、256)の少なくとも1つの第1の層、少なくとも1つの電荷保存領域、および誘電材料の少なくとも1つの第2の層を含む、マイクロ電子デバイス。

IPC (4件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (46件)：

5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP49 ,  5F083EP76 ,  5F083ER22 ,  5F083GA10 ,  5F083GA12 ,  5F083HA02 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083KA01 ,  5F083KA05 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA19 ,  5F083NA08 ,  5F083PR01 ,  5F083PR03 ,  5F083PR25 ,  5F083PR40 ,  5F083ZA21 ,  5F101BA45 ,  5F101BA53 ,  5F101BA54 ,  5F101BB02 ,  5F101BB08 ,  5F101BD13 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH11 ,  5F101BH14

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2004-344575   出願人：ソニー株式会社
• 半導体メモリ及びその製造方法
  公報種別：公開公報   出願番号：特願2006-256194   出願人：株式会社東芝
• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2006-283117   出願人：株式会社東芝