特許
J-GLOBAL ID：201103066920935502

半導体装置の製造方法

発明者：
小林 研

小林 研 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-236948
公開番号（公開出願番号）：特開2001-068546
特許番号：特許第3324648号
出願日： 1999年08月24日
公開日（公表日）： 2001年03月16日
請求項（抜粋）：
【請求項1】 LDD構造を有する第1素子領域とセルフアラインコンタクト構造を有する第2素子領域が同一基板上に形成された半導体装置の製造方法において、半導体基板上に導電膜を形成し、その上に第1絶縁膜を積層し、次いでフォトリソグラフィによって上面にゲート上絶縁膜が積層されたゲート電極を形成する工程と、第1素子領域においてLDD領域を形成し、第2素子領域においてソース/ドレイン領域を形成する工程と、少なくとも第1素子領域および第2素子領域を含む領域の全面に窒化シリコン膜を形成する工程と、少なくとも第1素子領域および第2素子領域を含む領域の全面に、窒化シリコン膜に対してエッチング選択比が大きい第2絶縁膜を形成し、これを異方性エッチングによりエッチバックして、第1素子領域においてはゲート電極およびゲート上絶縁膜の側面に前記窒化シリコン膜を介してサイドウォールが形成され、第2素子領域においてはゲート間スペースに第2絶縁膜が形成される工程と、少なくとも第1素子領域を含む領域の全面にイオン注入を行ってソース/ドレイン領域を形成し、第1素子領域にLDD構造を形成する工程と、不活性ガス雰囲気で熱処理を行った後に、第1素子領域のサイドウォールを構成する第2絶縁膜と第2素子領域のゲート間スペースに形成された第2絶縁膜をエッチング除去する工程と、層間絶縁膜を形成した後、第1素子領域および第2素子領域にそれぞれ異方性エッチングによりコンタクトホールを開口して、基板表面のソース/ドレイン領域の一部をそれぞれ露出させる工程と、各コンタクトホールに導電性材料を埋め込んでコンタクトを形成し、第2素子領域ではセルフアラインコンタクト構造が形成される工程を有することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/768 ,  H01L 21/8234 ,  H01L 21/8242 ,  H01L 27/088 ,  H01L 27/108
FI (3件)：
H01L 21/90 C ,  H01L 27/10 671 Z ,  H01L 27/08 102 A
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM