特許
J-GLOBAL ID：201103074625398263
半導体回路
発明者：
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出願人/特許権者：
代理人 (5件)：
矢野 敏雄
, 山崎 利臣
, 久野 琢也
, アインゼル・フェリックス=ラインハルト
, ラインハルト・アインゼル
公報種別：特許公報
出願番号（国際出願番号）：特願2000-570834
特許番号：特許第3556597号
出願日： 1999年09月07日
請求項（抜粋）：
【請求項1】半導体回路において、第1の導電型の半導体基板(1)と、第1の線路(19)および第2の線路(19a)と、第1の個別線路(20)および第2の個別線路(20a)と、前記半導体基板(1)に接続された基板レベル端子(VSS)と、前記半導体基板(1)に集積されたドライバ回路(13)と、前記半導体基板(1)中に配置され第1の導電型とは逆の第2の導電型から成る外側のウェル(10)と、前記ドライバ回路(13)の入力側に配置され該ドライバ回路(13)と接続され前記半導体基板中に配置された制御回路とが設けられており、前記ドライバ回路(13)には、正の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の正電圧(PV)スイッチングトランジスタ(18,22a)と、負の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の負電圧(NV)スイッチングトランジスタ(22,18a)とが含まれており、前記第1のPVスイッチングトランジスタ(18)は第1の線路(19)と第1の個別線路(20)との間に接続されており、前記第1のNVスイッチングトランジスタ(22)は基板レベル(VSS)と第1の個別線路(20)との間に接続されており、前記第2のNVスイッチングトランジスタは第2の線路(19a)と第2の個別線路(20a)との間に接続されており、前記第2のPVスイッチングトランジスタは基板レベル(VSS)と第2の個別線路(20a)との間に接続されており、前記ドライバ回路(13)には、第1の反転およびレベルシフタ回路(17)をもつ第1の回路段と、該第1の回路段に後置接続された第2の反転およびレベルシフタ回路(21)をもつ第2の回路段が含まれており、前記ドライバ回路(13)は、第1の個別線路(20)と第2の個別線路(20a)である2つの相補的な線路から成る少なくとも1つの活性化線路対により形成された出力側を有しており、前記の第1のPVスイッチングトランジスタ(18)と第1のNVスイッチングトランジスタ(22)により、第1の線路(19)に生じている第1の活性化電圧が第1の個別線路(20)へ供給され、同時に前記の第2のPVスイッチングトランジスタ(22a)と第2のNVスイッチングトランジスタ(18a)により、第2の線路(19a)に生じている第2の活性化電圧が第2の個別線路(20a)へ供給され、前記の第1の活性化電圧と第2の活性化電圧は逆の極性であり、前記の第1のPVスイッチングトランジスタ(18)と第1のNVスイッチングトランジスタ(22)により、第1の個別線路(19)が基板レベル(VSS)に接続され、同時に第2のPVスイッチングトランジスタ(22a)と第2のNVスイッチングトランジスタ(18a)により、第2の個別線路(20a)が基板レベル(VSS)と接続され、前記外側のウェル(10)内に、前記ドライバ回路(13)の第1のNVスイッチングトランジスタ(22)と第2のNVスイッチングトランジスタ(18a)が形成されており、該外側のウェル(10)は給電電圧(VCC)と接続されており、前記の第1のNVスイッチングトランジスタ(22)と第2のPVスイッチングトランジスタ(22a)の各々は、第2の反転およびレベルシフタ回路(21)と接続された制御端子と、2つの相補的な個別線路と接続された電極端子とを有していることを特徴とする半導体回路。
IPC (5件)：
H01L 21/8238
, G11C 11/407
, G11C 16/06
, H01L 27/092
, H01L 27/10
H01L 27/08 321 B
, H01L 27/10 481
, H01L 27/08 321 K
, G11C 11/34 354 D
, G11C 17/00 633 Z
