特許
J-GLOBAL ID：201103077365778066
半導体記憶装置
発明者：
,
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出願人/特許権者：
代理人 (3件)：
宮崎 昭夫
, 石橋 政幸
, 緒方 雅昭
公報種別：特許公報
出願番号（国際出願番号）：特願2000-258315
公開番号（公開出願番号）：特開2002-074995
特許番号：特許第4068291号
出願日： 2000年08月29日
公開日（公表日）： 2002年03月15日
請求項（抜粋）：
【請求項1】 複数のメモリセルがマトリクス状に配置され、且つ、該メモリセルのデータ入出力端子が接続される複数のビット線と、上記メモリセルの選択端子が接続される複数のワード線とが設けられたメモリアレイを備え、上記ワード線が選択レベルに駆動されることで該ワード線に接続されたメモリセルの入出力端子が対応するビット線に導通されると共に、データ信号の入出力によりビット線に現れた電位をセンスアンプで増幅するように構成された半導体記憶装置において、
ワード線を選択レベルに駆動するタイミングとほぼ同時に上記センスアンプによる増幅動作を開始させ、ワード線を選択レベルから非選択レベルに立ち下げるタイミングとほぼ同時かそれより後に上記センスアンプによる増幅動作を終了させる通常動作モードと、
上記センスアンプによる増幅動作の終了を上記通常動作モードの場合より所定時間早くしてワード線を非選択レベルに立ち下げるタイミングより前に行うテストモードとを有していることを特徴とする半導体記憶装置。
IPC (8件)：
G11C 29/04 ( 200 6.01)
, G01R 31/28 ( 200 6.01)
, G01R 31/3185 ( 200 6.01)
, G11C 11/413 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
, G11C 11/401 ( 200 6.01)
, G11C 16/06 ( 200 6.01)
, G11C 17/00 ( 200 6.01)
G11C 29/00 671 K
, G01R 31/28 B
, G01R 31/28 W
, G11C 11/34 341 D
, G11C 11/34 362 S
, G11C 11/34 371 A
, G11C 17/00 634 Z
, G11C 17/00 D
出願人引用 (6件)
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審査官引用 (2件)
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