特許
J-GLOBAL ID：201103084310961887

半導体記憶装置及びその製造方法

発明者：
田中 啓安

田中 啓安 について

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勝又 竜太

勝又 竜太 について

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鬼頭 傑

鬼頭 傑 について

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福住 嘉晃

福住 嘉晃 について

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青地 英明

青地 英明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-052887
公開番号（公開出願番号）：特開2011-187794
出願日： 2010年03月10日
公開日（公表日）： 2011年09月22日
要約：
【課題】積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板11と基板11の表面に形成された周辺回路とを有する基体10と、基体10上にそれぞれ交互に積層された複数の導電層WLと複数の絶縁層25とを有する積層体と、積層体を貫通して最下層の導電層BGに達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜30と、メモリホール内におけるメモリ膜30の内側に設けられたチャネルボディ20と、積層体の下に設けられメモリ膜30及びチャネルボディ20が設けられたメモリセルアレイ領域2の外側にレイアウトされた配線領域4における最下層の導電層63と周辺回路とを電気的に接続する配線BLと、配線領域4の積層体を貫通して配線領域の最下層の導電層63に達するコンタクトプラグ67と、を備えた。【選択図】図2
請求項（抜粋）：
基板と、前記基板の表面に形成された周辺回路とを有する基体と、 前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、 前記積層体を貫通して最下層の前記導電層に達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、 前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、 前記積層体の下に設けられ、前記メモリ膜及び前記チャネルボディが設けられたメモリセルアレイ領域の外側にレイアウトされた配線領域における最下層の前記導電層と、前記周辺回路とを電気的に接続する配線と、 前記配線領域の前記積層体を貫通して前記配線領域の前記最下層の導電層に達するコンタクトプラグと、 を備えたことを特徴とする半導体記憶装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 ,  H01L 27/00
FI (4件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481 ,  H01L27/00 301A
Fターム (43件)：
5F083EP18 ,  5F083EP22 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP62 ,  5F083EP67 ,  5F083EP76 ,  5F083ER23 ,  5F083GA10 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083KA20 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083LA25 ,  5F083MA05 ,  5F083MA06 ,  5F083MA15 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR40 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE01 ,  5F101BE07 ,  5F101BH21
引用特許：
審査官引用 (3件)

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