特許
J-GLOBAL ID：200903005278360650

不揮発性半導体記憶装置及びその製造方法

発明者：
木藤 大

木藤 大 について

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鬼頭 傑

鬼頭 傑 について

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勝又 竜太

勝又 竜太 について

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田中 啓安

田中 啓安 について

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青地 英明

青地 英明 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人高橋・林アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2006-251315
公開番号（公開出願番号）：特開2008-072051
出願日： 2006年09月15日
公開日（公表日）： 2008年03月27日
要約：
【課題】積層時の加工寸法のバラツキや合せズレが生じても、抵抗の増大やショートの発生等を防止できる、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。【解決手段】基板と、第1の柱状半導体を有する第1の選択トランジスタと、前記第1の柱状半導体上に形成された第2の柱状半導体と、前記第2の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第2の絶縁膜と、前記第2の絶縁膜の周りに形成された平板状の第1乃至第nの電極(nは2以上の自然数)とを有する複数のメモリセルと、第3の柱状半導体を有する第2の選択トランジスタと、を有するメモリストリングスを複数備え、前記メモリストリングスは前記第1乃至第nの電極を2次元的に共有し、前記第1の柱状半導体の接続部のみが前記第2の柱状半導体の径よりも大きい不揮発性半導体記憶装置。【選択図】図17
請求項（抜粋）：
基板と、 前記基板に対して垂直に形成された第1の柱状半導体と、前記第1の柱状半導体の周りに形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周りに形成された第1のゲート電極とを有する第1の選択トランジスタと、 前記第1の柱状半導体上に形成された第2の柱状半導体と、前記第2の柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第2の絶縁膜と、前記第2の絶縁膜の周りに形成された平板状の第1乃至第nの電極(nは2以上の自然数)とを有する複数のメモリセルと、 前記第2の柱状半導体上に形成された第3の柱状半導体と、前記第3の柱状半導体の周りに形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周りに形成された第2のゲート電極とを有する第2の選択トランジスタと、 を有するメモリストリングスを複数備え、 複数の前記メモリストリングスは前記第1乃至第nの電極を2次元的に共有し、前記第2の柱状半導体と接続する前記第1の柱状半導体の接続部のみが前記第2の柱状半導体の径よりも大きいことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (45件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER05 ,  5F083ER19 ,  5F083ER23 ,  5F083GA10 ,  5F083JA04 ,  5F083JA19 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR25 ,  5F083PR28 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BD02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD32 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH11 ,  5F101BH21
引用特許：
出願人引用 (12件)
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審査官引用 (10件)
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