特許

J-GLOBAL ID：201103088206059573

主記憶共有型並列計算機及びそれに用いるノード制御装置

発明者： 保田 淑子 ,  濱中 直樹 ,  庄内 亨 ,  明石 英也 ,  對馬 雄次 ,  上原 敬太郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 井上 学
公報種別：特許公報
出願番号（国際出願番号）：特願平11-366235
公開番号（公開出願番号）：特開2001-184321
特許番号：特許第3959914号
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
請求項（抜粋）：

【請求項1】複数のノードがノード間相互結合ネットワークにより結合され、該複数のノードの各々には、キャッシュメモリを含む少なくとも1つ以上のプロセッサと、主記憶を構成する少なくとも1つ以上のメモリ装置と、少なくとも1つ以上のI/O装置と、ノード制御装置とを有する主記憶共有型並列計算機であって、 該ノード制御装置は、 該プロセッサとのインタフェース部であるプロセッサユニットと、該メモリ装置とのインタフェース部であるメモリユニットと、該I/O装置とのインタフェース部であるI/Oユニットと、該ノード間相互結合ネットワークとのインタフェース部であるネットワークユニットとをノード内相互結合回路で結合した構成をとり、 前記プロセッサユニットは、自ノード内のプロセッサの発行するメモリアクセス要求あるいはI/Oアクセス要求に、該アクセス要求内の制御情報およびアドレス情報をデコードし該アクセス要求の対象となるメモリユニットあるいはI/Oユニットのノード番号およびユニット番号およびキャッシュ一致制御の要否を示すキャッシュ一致制御フラグを付加するユニット間アドレスデコード回路と、前記ネットワークユニットから受けたアクセス要求に付加されたキャッシュ一致制御フラグがキャッシュ一致制御要を示す場合に自ノード内のプロセッサのキャッシュ一致制御を行うキャッシュ一致制御回路とを有し、 前記I/Oユニットは、自ノード内のI/O装置が発行するメモリアクセス要求あるいはI/Oアクセス要求に、該アクセス要求の対象となるメモリユニットあるいはI/Oユニットのノード番号およびユニット番号およびキャッシュ一致制御の要否を示すキャッシュ一致制御フラグを付加するユニット間アドレスデコード回路を有し、 前記ネットワークユニットは、前記ノード内相互結合回路からうけたアクセス要求を前記ノード間相互結合ネットワークに転送する手段と、前記ノード間相互結合ネットワークから転送されたアクセス要求を前記ノード内相互結合回路に転送する手段を有し、 前記ノード内相互結合回路は、前記ノード間相互結合ネットワークから転送されたアクセス要求に付加されたキャッシュ一致制御フラグとノード番号とユニット番号により自ノード内のユニットが転送先であると指示されたとき該アクセス要求を当該ユニットに転送し、 前記ノード間相互結合ネットワークは、前記ネットワークユニットから受けたアクセス要求に付加されたキャッシュ一致制御フラグとノード番号により指示されたノードに該アクセス要求を転送することを特徴とする主記憶共有型並列計算機。

IPC (2件)：

G06F 15/173 ( 200 6.01) ,  G06F 12/08 ( 200 6.01)

FI (4件)：

G06F 15/173 650 C ,  G06F 15/173 650 S ,  G06F 12/08 531 B ,  G06F 12/08 551 C

引用特許：

出願人引用 (4件)

• マルチプロセッサシステム
  公報種別：公開公報   出願番号：特願平7-296473   出願人：株式会社日立製作所
• 並列計算機
  公報種別：公開公報   出願番号：特願平8-011540   出願人：株式会社日立製作所
• プロセッサ間の通信方法
  公報種別：公開公報   出願番号：特願平7-296476   出願人：株式会社日立製作所
• 特公平7-076942