特許
J-GLOBAL ID：201103092542046681

半導体メモリ装置

発明者：
文炳摸

文炳摸 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 大塚 康徳
公報種別：特許公報
出願番号（国際出願番号）：特願平11-357880
公開番号（公開出願番号）：特開2000-182371
特許番号：特許第3933828号
出願日： 1999年12月16日
公開日（公表日）： 2000年06月30日
請求項（抜粋）：
【請求項1】1の方向に配列されたデータを貯蔵する第1及び第2メモリバンクの間に、多数個のパッドで構成されたパッドブロック、インタフェースロジック、前記多数個のパッド中の一部のパッドから入力されるデータをバッファリングする複数個の入力バッファ、前記複数個の入力バッファから出力されるデータを前記第1及び第2メモリバンクに伝達する複数個の入力シフトブロック、入力されるデータをバッファリングして前記一部のパッドに伝達する複数個の出力バッファ、及び前記第1及び第2メモリバンクから出力されるデータを前記複数個の出力バッファに伝達する出力シフトブロックが配置された半導体メモリ装置において、 前記入力バッファと前記入力シフトブロックが隣接して配置されて第1及び第2入力バッファ/入力シフトブロックとされ、 前記出力バッファと前記出力シフトブロックが隣接して配置されて出力バッファ/出力シフトブロックとされ、 前記1の方向と直交する2の方向に配列される前記第1入力バッファ/入力シフトブロックと前記第2入力バッファ/入力シフトブロックとの間に遅延同期ループ回路が配置され、 前記遅延同期ループ回路は入力制御クロック信号と出力制御クロック信号を発生し、 前記2の方向に延長されて前記入力制御クロック信号を伝送するクロックラインは前記第1及び第2入力バッファ/入力シフトブロックに隣接して配置され、 前記2の方向に延長されて前記出力制御クロック信号を伝送するクロックラインは前記出力バッファ/出力シフトブロックに隣接して配置されることを特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/401 ( 200 6.01) ,  G11C 11/407 ( 200 6.01)
FI (3件)：
G11C 11/34 371 K ,  G11C 11/34 362 H ,  G11C 11/34 362 S
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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