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J-GLOBAL ID：201202207785586680   整理番号：12A1429718

DRAMとフラッシュメモリ技術の10nmとそれ以降への拡長

Extending the DRAM and FLASH memory technologies to 10nm and beyond

著者 (6件)： KIM Kinam (Samsung Electronics Co, KOR) ,  CHUNG U-In (Samsung Electronics Co, KOR) ,  PARK Youngwoo (Samsung Electronics Co, KOR) ,  LEE Jooyoung (Samsung Electronics Co, KOR) ,  YEO Jeongho (Samsung Electronics Co, KOR) ,  KIM Dongchan (Samsung Electronics Co, KOR)
資料名： Proceedings of SPIE  (Proceedings of SPIE)
巻： 8326  号： Pt.1  ページ： 832605.1-832605.11  発行年： 2012年 
JST資料番号： D0943A  ISSN： 0277-786X  CODEN： PSISDG  資料種別： 会議録 (C)
記事区分： 文献レビュー  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デバイス物理の観点から10nmを超えるスケーリングの解は可能だが問題は生産性である。実際,高密度メモリ実現の課題はリソグラフィと高アスペクト比のエッチングである。デバイス物理だけでなく生産性の観点から,DRAMとフラッシュメモリスケーリング技術の現状と方向をレビューする。DRAMのキャパシタ技術はセルアレイトランジスタ(CAT)の改良で簡単になり,DRAMセルトランジスタが信号センシングをする限り10nmへの理論的限界は無い。リーク電流低減と高感度センスアンプが低容量セルキャパシタの解である。NANDの場合,フローティングゲート技術がQPT技術でサブ20nmに拡長されるが,サブ10nmへは3D NANDやテラビットセルアレイトランジスタ(TCAT)のような先進メモリ技術でセル間結合干渉や蓄積電子数の問題を解決する必要がある。

シソーラス用語： *半導体プロセス ,  リソグラフィー ,  *DRAM ,  *フラッシュメモリ ,  *スケーリング【計数】 ,  生産性 ,  RIE【エッチング】 ,  電磁干渉 ,  コンデンサ ,  パターン形成 ,  極端紫外線 ,  回路パターン形成
準シソーラス用語： EUV ,  キャパシタ ,  セル間干渉 ,  ダブルパターニング ,  パターンニング ,  高アスペクト比エッチング

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (3件)： DRAM ,  フラッシュメモリ ,  拡長