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J-GLOBAL ID：201202231351615205   整理番号：12A1663018

ソフトエラーを起こしても全体に悪影響を及ぼさないラッチによるSER改善の分析

Analysis of SER Improvement by Soft Error Tolerant Latches

著者 (5件)： YANO Ken (Fukuoka Univ.) ,  YANO Ken (JST-CREST) ,  HAYASHIDA Takanori (Fukuoka Univ.) ,  SATO Toshinori (Fukuoka Univ.) ,  SATO Toshinori (JST-CREST)
資料名： 情報処理学会研究報告(CD-ROM)
巻： 2012  号： 3  ページ： ROMBUNNO.ARC-201,NO.21  発行年： 2012年10月15日 
JST資料番号： Z0031C  ISSN： 2186-2583  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,様々なソフトエラーを起こしても全体に悪影響を及ぼさないラッチのSER改善について調査した。ソフトエラーを起こしても全体に悪影響を及ぼさない多くの回路設計はDRAM,SRAMに対してだけでなく,ラッチやフリップフロップに対しても提案されてきた。しかしながら,異なる設計の相対比較は今まで十分にはなされてこなかった。SER改善の相対比較が正確に分析できるように,それらの回路に適用することができるシミュレーションに基づくSER分析法を提案した。実験のためにソフトエラーを起こしても全体に悪影響を及ぼさない3つの異なるラッチとしてDICE,BISER,TMRを用いた。そして,各回路のSERを十分に調べた。DICEラッチはたすきがけノードからのフィードバックを可能にする局所的な冗長性を用いることによってソフトエラー回復力を増大させる一方,BISERラッチとTMRラッチはフィルターの誤りのある出力に対し,いくつかの論理ゲートを持つ脆弱な通常のD-latchesを複製することによってソフトエラー回復力を達成する。本シミュレーションの結果からDICE回路は最小面積,最小遅延,最小のエネルギー消費で他の回路を凌ぐことが確かめられた。(翻訳著者抄録)

シソーラス用語： *ラッチ回路 ,  *ソフトエラー ,  DRAM ,  SRAM ,  誤り率 ,  計算機シミュレーション ,  通信装置 ,  フィルタ ,  ゲート【半導体】 ,  遅れ ,  エネルギー消費 ,  評価試験
準シソーラス用語： SER ,  ノード【通信】 ,  論理ゲート ,  遅延

分類 (2件)： 論理回路  (NC05070B) ,  固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (3件)： ソフトエラー ,  SER ,  分析