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J-GLOBAL ID：201202242876821100   整理番号：12A0721765

トップとボトム垂直チャネルトンネル電界効果トランジスターにおける比較研究

Comparative Study on Top- and Bottom-Source Vertical-Channel Tunnel Field-Effect Transistors

著者 (7件)： SUN Min-chul (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.) ,  SUN Min-chul (TD Team (S. LSI), Semiconductor Business Group, Samsung Electronics Co. Ltd.) ,  KIM Hyun Woo (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.) ,  KIM Sang Wan (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.) ,  KIM Garam (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.) ,  KIM Hyungjin (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.) ,  PARK Byung-gook (Inter-University Semiconductor Res. Center and School of Electrical Engineering, Seoul National Univ.)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E95-C  号： 5  ページ： 826-830 (J-STAGE)  発行年： 2012年 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 超低電力CMOS技術のためのアドオンのデバイス・オプションとして,異なったソース構成の二重ゲート型垂直チャネル電界効果トランジスタ(TFETs)が作製と電流ドライバビリティの見解から比較的研究される。デバイスのソースがフィンのトップに置かれるトップ・ソース・デザインでは製作とソースエンジニアリングははるかに簡単になるが,それは寄生抵抗問題により影響されやすい。ボトムソースデザインは,トンネリング障壁を設計するのが,難しく,特別な置換手法を必要とする。ボトムソースTFETのためにトンネリング障壁を設計する体系の例が示される。ボトムソースデバイスにおけるTCADシミュレーション研究は,フィールド結合によるソース領域の寄生抵抗と電流増強機構の両方がソースを設計する際に慎重に考慮される必要があるのを示している。(翻訳著者抄録)

シソーラス用語： *FET【トランジスタ】 ,  消費電力 ,  電子技術 ,  電流 ,  電気抵抗 ,  障壁 ,  *垂直型
準シソーラス用語： トンネル電界効果トランジスタ ,  低電力 ,  CMOS技術 ,  TFET ,  寄生抵抗

分類 (1件)： トランジスタ  (NC03070N)

引用文献 (10件)：

• KESHAVARZI, A. Intrinsic leakage in low power deep submicron CMOS ICs. Proc. International Test Conference, Washington D.C., Nov. 1997. 1997, 146-155
• MISTRY, K. A 45 nm logic technology with high-k+metal gate transistors, strained silicon, 9 Cu interconnect layers, 193 nm dry patterning, and 100% Pb-free packaging. Digest of International Electron Devices Meeting, Washington D.C., Dec. 2007. 2007, 247-250
• CHOI, K.-M. 32 nm high K metal gate (HKMG) designs for low power applications. Proc. International SoC Design Conference, Busan, South Korea, Nov. 2008. 2008, I68-I69
• LIU, T.-J. K. Tunnel FET promise and challenges. Extended Abstract of International Conference on Solid-State Devices and Materials, Tokyo, Japan, Sept. 2010. 2010, C-3-1
• HU, C. Prospect of Tunneling Green Transistor for 0.1 V CMOS. Digest of International Electron Devices Meeting, San Francisco, CA, Dec. 2010. 2010, 16.1.1-16.1.4

タイトルに関連する用語 (6件)： トップ ,  ボトム ,  垂直チャネル ,  トンネル ,  電界効果トランジスター ,  研究