特許
J-GLOBAL ID：201203002431560406
記憶制御装置、記憶制御方法及び記憶制御プログラム
発明者：
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出願人/特許権者：
代理人 (1件)：
酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2012-035360
公開番号（公開出願番号）：特開2012-216188
出願日： 2012年02月21日
公開日（公表日）： 2012年11月08日
要約：
【課題】記憶部の特性に変化が生じた場合でも記憶部に対して正常なアクセス制御を確保する。【解決手段】記憶部4をアクセス制御するFPGA3に関わる、記憶部4のアクセス制御の特性に対応した、複数の構成情報を記憶するメモリ20と、構成情報をFPGA3に設定するコンフィグレーション制御部40とを有する。コンフィグレーション制御部40は、メモリ20に記憶中の一の構成情報をFPGA3に設定した後、記憶部4のHレベルのメモリNG信号を検出すると、メモリ20に記憶中の異なる構成情報に切替える。そして、コンフィグレーション制御部40は、切替えられた構成情報をFPGA3に設定する。【選択図】図1
請求項（抜粋）：
記憶部をアクセス制御する制御部に関わる、前記記憶部のアクセス制御の特性に対応した、複数の構成情報を記憶する構成記憶部と、
前記構成情報を前記制御部に設定する設定部と
を有し、
前記設定部は、
前記構成記憶部に記憶中の一の構成情報を前記制御部に設定した後、前記記憶部の制御エラーを検出すると、前記構成記憶部に記憶中の異なる構成情報に切替えて、切替えられた構成情報を前記制御部に設定する
ことを特徴とする記憶制御装置。
IPC (2件)：
FI (2件)：
G06F12/00 564A
, G06F3/06 304Z
5B060CC01
, 5B065CA16
, 5B065EK01
出願人引用 (7件)
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審査官引用 (6件)
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