特許
J-GLOBAL ID：201203006589455990

絶縁ゲート型半導体装置

発明者：
田邊 広光

田邊 広光 について

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都築 幸夫

都築 幸夫 について

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河野 憲司

河野 憲司 について

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志賀 智英

志賀 智英 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-251427
公開番号（公開出願番号）：特開2012-138567
出願日： 2011年11月17日
公開日（公表日）： 2012年07月19日
要約：
【課題】ホールストッパー層の耐圧を確保しつつ、IGBTの導通損失およびスイッチングの低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供する。【解決手段】フロート層18の不純物濃度は、チャネル層13の不純物濃度よりも低くなっている。また、フロート層18は、半導体基板10の一面10aを基準とした所定の深さに形成され、少なくとも一部がゲート絶縁膜16と離間しているN型のホールストッパー層19を備えている。【選択図】図1
請求項（抜粋）：
第1導電型の半導体基板(10)と、 前記半導体基板(10)のうちの一面(10a)側に形成された第2導電型のベース層(11)と、 前記ベース層(11)を貫通して前記半導体基板(10)に達するように形成されることにより前記ベース層(11)を複数に分離し、一方向を長手方向として延設されたトレンチ(12)と、 複数に分離された前記ベース層(11)の一部に形成され、当該ベース層(11)内において前記トレンチ(12)の側面に接するように形成された第1導電型のエミッタ領域(14)と、 前記トレンチ(12)の表面に形成されたゲート絶縁膜(16)と、 前記トレンチ(12)内において、前記ゲート絶縁膜(16)の上に形成されたゲート電極(17)と、 前記エミッタ領域(14)に電気的に接続されたエミッタ電極(21)と、 前記半導体基板(10)に形成された第2導電型のコレクタ層(23)と、 前記コレクタ層(23)の上に形成されたコレクタ電極(24)と、を備え、 前記ベース層(11)は、前記トレンチ(12)によって複数に分離され、前記複数のベース層(11)のうち、前記エミッタ領域(14)が形成されたものがチャネル層(13)として機能すると共に、前記エミッタ領域(14)が形成されていないものがフロート層(18)として機能する絶縁ゲート型半導体装置であって、 前記エミッタ電極(21)は、前記エミッタ領域(14)と前記フロート層(18)との両方に電気的に接続されており、 前記フロート層(18)とされるベース層(11)の不純物濃度は、前記チャネル層(13)とされるベース層(11)の不純物濃度よりも低くなっており、 前記フロート層(18)は、前記半導体基板(10)の一面(10a)を基準とした所定の深さのところに前記半導体基板(10)の一面(10a)から離間して形成されていると共に、少なくとも一部が前記ゲート絶縁膜(16)と離間している第1導電型のホールストッパー層(19)を備えていることを特徴とする絶縁ゲート型半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/739
FI (4件)：
H01L29/78 655E ,  H01L29/78 653A ,  H01L29/78 652K ,  H01L29/78 652C
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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