特許
J-GLOBAL ID：200903008703596009
半導体装置
発明者：
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出願人/特許権者：
代理人 (6件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
, 箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-178250
公開番号（公開出願番号）：特開2004-022941
出願日： 2002年06月19日
公開日（公表日）： 2004年01月22日
要約：
【課題】オン抵抗が低く、かつ、破壊耐量が向上した半導体装置を提供する。【解決手段】n-型ベース層42と、n-型ベース層42の上方に選択的に形成されたp+型コンタクト層50と、p+型コンタクト層50を間に挟むように選択的に形成されたn+型ソース層48と、表面部の側壁においてn+型ソース層48と接しかつn-型ベース層42の内部に達する深さまで形成されたトレンチTRと、トレンチTRの内部にゲート酸化膜52を介して形成されたゲート電極54と、p+型コンタクト層50およびn+型ソース層48に接するように形成されたエミッタ電極58と、n-型ベース層42のエミッタ電極58とは反対側の表面に形成されたp+型エミッタ層44と、p+型エミッタ層44に接するコレクタ電極56とを備える半導体装置2において、p+型コンタクト層50およびn+型ソース層48とn-型ベース層42との間に、n-型ベース層42の不純物濃度よりも高い不純物濃度を有するn型バリア層46を設ける。【選択図】 図1
請求項（抜粋）：
第1導電型ベース層と、
前記第1導電型ベース層の上に形成された第1導電型バリア層と、
前記第1導電型バリア層の表面から前記第1導電型バリア層と前記第1導電型ベース層との界面の近傍領域に達する深さまで形成されたトレンチと、
前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
前記第1導電型バリア層の表面部に選択的に形成された第2導電型コンタクト層と、
前記第1導電型バリア層の表面部で前記第2導電型コンタクト層を間に挟み前記トレンチの側壁に接するように選択的に形成された第1導電型ソース層と、
前記第2導電型コンタクト層および前記第1導電型ソース層に接するように形成された第1の主電極と、
を備える半導体装置。
IPC (1件)：
FI (2件)：
H01L29/78 655B
, H01L29/78 653A
