特許

J-GLOBAL ID：201203008883145358

リコンフィギュラブルロジックブロック、並びに、これを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法

発明者： 末吉 敏則 ,  飯田 全広 ,  尼崎 太樹 ,  加藤 宏太 ,  市田 善信
出願人/特許権者： 国立大学法人 熊本大学 ,  ローム株式会社
代理人 (2件)： 佐野 静夫 ,  林田 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2010-292024
公開番号（公開出願番号）：特開2012-142662
出願日： 2010年12月28日
公開日（公表日）： 2012年07月26日
要約：

【課題】デバイスの小面積化と低消費電力化を実現することが可能なリコンフィギュラブルロジックブロック、並びにこれを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法を提供する。【解決手段】最大K入力(x[0]〜x[K-1])のリコンフィギュラブルロジックブロック(K-A2LUT)は、m入力(y[0]〜y[m-1]、ただしmはKよりも小さくyはxに属する)の第1ルックアップテーブル1と、n入力(z[0]〜z[n-1]、ただしnはKよりも小さくzはxに属する)の第2ルックアップテーブル2と、p入力(c[0]〜c[p-1]、ただしpはKよりも小さくcはxに属する)の組み合わせ回路3と、組み合わせ回路3の出力に応じて第1ルックアップテーブル1と第2ルックアップテーブル2のいずれか一方を選択するセレクタ4と、を有する。【選択図】図3

請求項（抜粋）：

最大K入力(x[0]〜x[K-1])のリコンフィギュラブルロジックブロックであって、 m入力(y[0]〜y[m-1]、ただしmはKよりも小さくyはxに属する)の第1ルックアップテーブルと、 n入力(z[0]〜z[n-1]、ただしnはKよりも小さくzはxに属する)の第2ルックアップテーブルと、 p入力(c[0]〜c[p-1]、ただしpはKよりも小さくcはxに属する)の組み合わせ回路と、 前記組み合わせ回路の出力に応じて前記第1ルックアップテーブルと前記第2ルックアップテーブルのいずれか一方を選択するセレクタと、 を有することを特徴とするリコンフィギュラブルロジックブロック。

IPC (1件)：

H03K 19/173

FI (1件)：

H03K19/173 101

Fターム (8件)：

5J042BA01 ,  5J042BA11 ,  5J042CA20 ,  5J042CA22 ,  5J042CA23 ,  5J042CA25 ,  5J042DA01 ,  5J042DA04

引用特許：

審査官引用 (3件)

• 軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法
  公報種別：公開公報   出願番号：特願2000-263127   出願人：ソニー株式会社
• 論理素子、プログラム可能論理装置、データ処理システムおよび論理素子の作成方法
  公報種別：公開公報   出願番号：特願2004-033729   出願人：アルテラコーポレイション
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願2002-118574   出願人：木村晋二