特許
J-GLOBAL ID：201203013898160020

半導体装置の製造方法

発明者：
富田 茂樹

富田 茂樹 について

, 
奥村 秀樹

奥村 秀樹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2011-037421
公開番号（公開出願番号）：特開2012-174989
出願日： 2011年02月23日
公開日（公表日）： 2012年09月10日
要約：
【課題】実施形態によれば、トレンチコンタクト構造をセルフアラインで形成する半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、シリコン窒化物を含むマスク層及びマスク層の側壁に形成されたサイドウォール膜をマスクにして、シリコンを含む半導体層をエッチングし、半導体層にゲートトレンチを形成する工程を有する。また、サイドウォール膜を除去し、マスク層をマスクにして半導体層にベース領域及びソース領域を形成する工程を有する。また、シリコン酸化物を含む層間膜をマスクにして、半導体層におけるマスク層が除去された部分の下にコンタクトトレンチを形成する工程を有する。【選択図】図5
請求項（抜粋）：
シリコンを含む半導体層上に、シリコン窒化物を含むマスク層を形成する工程と、 前記マスク層の側壁にサイドウォール膜を形成する工程と、 前記マスク層及び前記サイドウォール膜をマスクにして前記半導体層をエッチングし、前記半導体層にゲートトレンチを形成する工程と、 前記ゲートトレンチ内に、ゲート絶縁膜を介してゲート電極を埋め込む工程と、 前記サイドウォール膜を除去し、前記マスク層をマスクにして前記半導体層にベース領域及びソース領域を形成する工程と、 前記半導体層、前記ゲート電極および前記マスク層を覆い、シリコン酸化物を含む層間膜を形成する工程と、 前記マスク層を選択的に除去する工程と、 前記層間膜をマスクにして、前記半導体層における前記マスク層が除去された部分の下にコンタクトトレンチを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336 ,  H01L 29/78
FI (5件)：
H01L29/78 658G ,  H01L29/78 653C ,  H01L29/78 658B ,  H01L29/78 658F ,  H01L29/78 652D
引用特許：
審査官引用 (4件)
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