特許
J-GLOBAL ID:201203018934160000
半導体装置
発明者:
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2011-155486
公開番号(公開出願番号):特開2012-039105
出願日: 2011年07月14日
公開日(公表日): 2012年02月23日
要約:
【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。【解決手段】メモリセルアレイを構成する複数のメモリセルが、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第1のチャネル形成領域を含む第1のトランジスタと、第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、ソース線は、第1のソース電極と接続され、分割ビット線は、第1のドレイン電極および第2のソース電極と接続され、ワード線は、容量素子の電極の一方と接続され、信号線は、第2のゲート電極と接続され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の他方とが接続される半導体装置を提供する。【選択図】図2
請求項(抜粋):
共通ビット線と、前記共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、信号線と、選択線と、前記選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、
前記メモリセルアレイを構成する前記複数のメモリセルは、複数行ごとに複数のブロックに分割され、
前記共通ビット線は、各ブロックにおいて、前記選択トランジスタを介して前記分割ビット線と電気的に接続されており、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、
前記ソース線は、前記第1のソース電極と電気的に接続され、
前記分割ビット線は、前記第1のドレイン電極および前記第2のソース電極と電気的に接続され、
前記ワード線は、前記容量素子の電極の一方と電気的に接続され、
前記信号線は、前記第2のゲート電極と電気的に接続され、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置。
IPC (8件):
H01L 27/108
, H01L 21/824
, H01L 29/786
, H01L 27/115
, H01L 29/788
, H01L 29/792
, G11C 11/405
, G11C 11/401
FI (7件):
H01L27/10 321
, H01L29/78 613B
, H01L29/78 618B
, H01L27/10 434
, H01L29/78 371
, G11C11/34 352B
, G11C11/34 362H
Fターム (118件):
5F083AD02
, 5F083AD21
, 5F083AD69
, 5F083EP02
, 5F083EP21
, 5F083ER21
, 5F083GA11
, 5F083HA02
, 5F083HA06
, 5F083JA02
, 5F083JA05
, 5F083JA19
, 5F083JA36
, 5F083JA37
, 5F083JA39
, 5F083JA40
, 5F083JA42
, 5F083JA56
, 5F083JA58
, 5F083JA60
, 5F083KA06
, 5F083PR22
, 5F083PR33
, 5F083PR40
, 5F101BA17
, 5F101BB01
, 5F101BD12
, 5F101BE07
, 5F101BH16
, 5F110AA06
, 5F110BB04
, 5F110BB06
, 5F110CC01
, 5F110CC02
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, 5F110DD15
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, 5F110DD24
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, 5F110HJ12
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, 5M024PP02
, 5M024PP03
, 5M024PP04
, 5M024PP05
, 5M024PP07
引用特許:
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