特許
J-GLOBAL ID：201203039421419420

半導体記憶装置

発明者：
浅 尾 吉 昭

浅 尾 吉 昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2011-103761
公開番号（公開出願番号）：特開2012-235025
出願日： 2011年05月06日
公開日（公表日）： 2012年11月29日
要約：
【課題】セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。【解決手段】メモリは、MTJを備える。アクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第1の方向に延伸している。アクティブエリアは、第1の方向に配列されてアクティブエリア列を構成している。第2の方向に隣接する2つのアクティブエリア列は、第1の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、MTJは各アクティブエリアの一端に重複するように配置されている。第1および第2の配線は、互いに隣接するアクティブエリア列のMTJに交互に重複するように第1および第2の方向に対して傾斜する方向に折り返しながら延伸している。【選択図】図4
請求項（抜粋）：
磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、 前記固定層に電気的に接続された第1の配線と、 前記記録層に電気的に接続された上部電極と、 一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、 前記セルトランジスタの他端に電気的に接続され、前記第1の配線と電気的に絶縁するように該第1の配線の下方に設けられた前記第2の配線とを備え、 複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、 前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する第1の方向に延伸している複数のアクティブエリアをさらに備え、 複数の前記アクティブエリアは、前記第1の方向に配列されて複数のアクティブエリア列を構成し、 前記セルトランジスタのゲートの延伸方向にほぼ平行な第2の方向に隣接する2つの前記アクティブエリア列は、前記第1の方向に半ピッチずつずれて配置され、 前記アクティブエリアの表面上方から見たときに、前記磁気トンネル接合素子は各前記アクティブエリアの一端に重複するように配置され、前記第1および前記第2の配線は、互いに隣接する2つの前記アクティブエリア列の前記磁気トンネル接合素子に交互に重複するように前記第1および前記第2の方向に対して傾斜する方向に折り返しながら延伸していることを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/105 ,  G11C 11/15 ,  H01L 43/08 ,  H01L 29/82
FI (4件)：
H01L27/10 447 ,  G11C11/15 110 ,  H01L43/08 Z ,  H01L29/82 Z
Fターム (19件)：
4M119AA01 ,  4M119AA08 ,  4M119AA11 ,  4M119BB01 ,  4M119CC05 ,  4M119DD17 ,  4M119DD24 ,  4M119DD33 ,  4M119EE23 ,  4M119EE27 ,  4M119FF05 ,  4M119FF07 ,  4M119FF17 ,  4M119GG01 ,  4M119GG08 ,  5F092AB08 ,  5F092AC12 ,  5F092AD25 ,  5F092BC04
引用特許：
審査官引用 (3件)

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