半導体記憶装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (2件)：北野好人 , 三村治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-059134
公開番号（公開出願番号）：特開2009-218318
出願日： 2008年03月10日
公開日（公表日）： 2009年09月24日
要約：

【課題】ビット線とソース線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの小型化を実現し得る半導体記憶装置及びその製造方法を提供する。【解決手段】第1の方向延在する第1のワード線18a及び第2のワード線18bと、第1の方向に交差する第2の方向に延在し、ソース領域22bと平面視で重なり合い、第1の導体プラグ30を介してソース領域に接続されたソース線32と、第1のドレイン領域22aの上方に形成された第1の磁気抵抗効果素子40aと、第2のドレイン領域22cの上方に形成された第2の磁気抵抗効果素子40bと、ソース線よりも上層に形成され、第2の方向に延在し、第1の磁気抵抗効果素子及び第2の磁気抵抗効果素子に接続されたビット線70とを有している。【選択図】図2

請求項（抜粋）：

半導体基板に形成された素子領域内に形成されたソース領域と、前記ソース領域の一方の側における前記素子領域内に、前記ソース領域から離間して形成された第1のドレイン領域と、前記ソース領域と前記第1のドレイン領域との間の第1のチャネル領域上に、第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記ソース領域の他方の側における前記素子領域内に、前記ソース領域から離間して形成された第2のドレイン領域と、前記ソース領域と前記第2のドレイン領域との間の第2のチャネル領域上に、第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第1のゲート電極を含み、第1の方向に延在する第1のワード線と、前記第2のゲート電極を含み、前記第1の方向に延在する第2のワード線と、前記第1の方向に交差する第2の方向に延在し、前記ソース領域と平面視で重なり合い、第1の導体プラグを介して前記ソース領域に接続されたソース線と、前記第1のドレイン領域の上方に形成され、第2の導体プラグを介して前記第1のドレイン領域に接続された第1の磁気抵抗効果素子と、前記第2のドレイン領域の上方に形成され、第3の導体プラグを介して前記第2のドレイン領域に接続された第2の磁気抵抗効果素子と、前記ソース線よりも上層に形成され、前記第2の方向に延在し、第4の導体プラグを介して前記第1の磁気抵抗効果素子に接続され、第5の導体プラグを介して前記第2の磁気抵抗効果素子に接続されたビット線とを有することを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/824 , H01L 27/105 , H01L 43/08

FI (2件)：

H01L27/10 447 , H01L43/08 Z

Fターム (31件)：

4M119AA11 , 4M119BB01 , 4M119CC05 , 4M119DD09 , 4M119DD45 , 4M119EE22 , 4M119EE27 , 4M119FF05 , 4M119FF15 , 4M119FF17 , 4M119GG02 , 4M119GG07 , 4M119GG08 , 4M119JJ03 , 4M119JJ12 , 5F092AB08 , 5F092AC12 , 5F092AD03 , 5F092AD25 , 5F092BB10 , 5F092BB17 , 5F092BB22 , 5F092BB23 , 5F092BB36 , 5F092BB43 , 5F092BB53 , 5F092BC04 , 5F092BC07 , 5F092BC22 , 5F092CA02 , 5F092EA06

引用特許：

出願人引用 (2件)

マスクROMおよびそのデータ読出方法ならびにマスクROMの製造方法
公報種別：公開公報出願番号：特願平7-352024 出願人：日鉄セミコンダクター株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-138584 出願人：日本電気株式会社

審査官引用 (9件)

磁気メモリ素子
公報種別：公開公報出願番号：特願2007-090269 出願人：株式会社日立製作所, サントルナショナルドゥラルシェルシュシアンティフィック, ユニヴェルシテ・パリ・シュド・オーンズ
半導体記憶装置
公報種別：公開公報出願番号：特願2006-011502 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願2006-272056 出願人：株式会社東芝

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